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Progetto di un Time to Digital Converter per sintetizzatori digitali di frequenza

In questo lavoro di tesi, in seguito ad un’analisi dello stato dell’arte attuale delle architetture per PLL digitali, è stata studiata e proposta, mediante una simulazione, una soluzione circuitale che può soddisfare i requisiti necessari per implementare, in tecnologia CMOS, un Time to Digital Converter in grado di effettuare un campionamento con passo equivalente di 10 [ps].

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Capitolo 1 Teoria generale del PLL analogico ____________________________________________________________________________ 1 – Teoria generale del PLL analogico L’anello ad aggancio di fase è un sistema di controllo il cui obiettivo è la sincronizzazione dell’angolo istantaneo, ovvero della fase e/o della frequenza, di un segnale generato localmente a quello di uno posto come ingresso, denominato segnale di riferimento. In letteratura viene comunemente usato il termine PLL, sinonimo di Phase Locked Loop. Il campo di impiego va dagli apparati per comunicazioni via radio o su cavi e fibra ottica, ai sistemi di elaborazione, con funzione di separazione dati/clock e risincronizzazione nelle periferiche e nelle interconnesioni veloci. La sincronizzazione dell’angolo istantaneo, denominata aggancio, avviene mediante la comparazione delle fasi. Una volta raggiunto questo stato, l’errore di fase tra il segnale di riferimento e quello generato localmente è molto piccolo o nullo. Se quest’errore, per effetto di una perturbazione prodotta da un disturbo o una variazione del segnale di riferimento, inizia a crescere, il meccanismo di controllo reagisce, alterando il proprio stato di funzionamento, al fine di riazzerarne il valore.

Laurea liv.I

Facoltà: Ingegneria

Autore: Marco Terenzi Contatta »

Composta da 71 pagine.

 

Questa tesi ha raggiunto 166 click dal 10/04/2012.

Disponibile in PDF, la consultazione è esclusivamente in formato digitale.