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Sviluppo di un sistema di gestione per il protocollo JTAG

Informazioni tesi

  Autore: Vincenzo Bruno
  Tipo: Laurea liv.I
  Anno: 2003-04
  Università: Università degli Studi di Parma
  Facoltà: Ingegneria
  Corso: Ingegneria dell'informazione
  Relatore: Paolo Ciampolini
  Lingua: Italiano
  Num. pagine: 41

Il continuo sviluppo dell’elettronica, in particolare nell’ultimo ventennio, ha portato ad una riduzione molto significativa del packaging dei dispositivi integrati, e ad un incremento dell’utilizzo di schede multi-strato per circuiti stampati (indispensabili per gestire il numero esponenzialmente crescente di pin per singolo dispositivo e l’altissima densità di componenti per un’unità di superficie). Questi fattori hanno di fatto limitato, quando non escluso, la possibilità di utilizzare metodologie di test tradizionali: mediante l’accesso fisico ai punti critici di una scheda stampata (tecnologia nota con il nome di “bed-of-nails” ovvero “letto di aghi”). La soluzione a questa riduzione dell’accesso fisico ai punti cruciali della scheda (aghi) è stata quella di immaginare cha tali accessi fisici diventino punti virtuali di informazione collocati all’interno dei dispositivi. Sostanzialmente ad ogni pin di I/O posso pensare di associare una cella di memoria: l’unione concatenata di tutte queste celle di memoria determina la creazione di un registro accessibile mediante una scansione seriale, che prende il nome di Boundary Scan Register (BSR).
Il Boundary Scan (BS) è il nome comune con cui s’identifica quell’insieme di regole di progetto descritte nello standard IEEE/ANSI 1149.1. Tali regole hanno lo scopo di facilitare il collaudo di sistemi e schede permettendo un approccio semplice e sistematico alla generazione automatica delle sequenze di collaudo. Lo standard IEEE 1149.1-2001 “Test Access Port and Boundary-Scan Architecture” è disponibile e si può ottenere una copia via web sul sito dello IEEE, home page http://standards.ieee.org/catalog. Lo standard è stato pubblicato la prima volta nel 1990, rivisto nel 1993 e nel 1994, e molto di recente nel 2001. Lo standard si basa sulla definizione di un bus di test cui i chip su di una scheda sono collegati, e del protocollo che ne permette la gestione.

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Introduzione Introduzione Il continuo sviluppo dell’elettronica, in particolare nell’ultimo ventennio, ha portato ad una riduzione molto significativa del packaging dei dispositivi integrati, e ad un incremento dell’utilizzo di schede multi-strato per circuiti stampati (indispensabili per gestire il numero esponenzialmente crescente di pin per singolo dispositivo e l’altissima densità di componenti per un’unità di superficie). Questi fattori hanno di fatto limitato, quando non escluso, la possibilità di utilizzare metodologie di test tradizionali: mediante l’accesso fisico ai punti critici di una scheda stampata (tecnologia nota con il nome di “bed-of-nails” ovvero “letto di aghi”). La soluzione a questa riduzione dell’accesso fisico ai punti cruciali della scheda (aghi) è stata quella di immaginare cha tali accessi fisici diventino punti virtuali di informazione collocati all’interno dei dispositivi. Sostanzialmente ad ogni pin di I/O posso pensare di associare una cella di memoria: l’unione concatenata di tutte queste celle di memoria determina la creazione di un registro accessibile mediante una scansione seriale, che prende il nome di Boundary Scan Register (BSR). Figura 1: Il cambio dell’adattamento dei pin da “aghi fisici” ad “aghi elettronici” nel modulo del boundary scan cells. Il Boundary Scan (BS) è il nome comune con cui s’identifica quell’insieme di regole di progetto descritte nello standard IEEE/ANSI 1149.1. Tali regole hanno lo scopo di facilitare il collaudo di sistemi e schede permettendo un approccio semplice e sistematico alla generazione automatica delle sequenze di collaudo. Lo standard IEEE 1149.1-2001 “Test Access Port and Boundary-Scan Architecture” è disponibile e si può ottenere una copia via web sul sito dello IEEE, home page http://standards.ieee.org/catalog. Lo standard è stato pubblicato la prima volta nel 1990, rivisto nel 1993 e nel 1994, e molto di recente nel 2001. Lo standard si basa sulla definizione di un bus di test cui i chip su di una scheda sono collegati, e del protocollo che ne permette la gestione. 4

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Parole chiave

misure
protocollo
test
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debug
jtag
boundary scan
ieee 1149.1-2001

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