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Simulazione di Mosfet Silicon on Insulator a canale ultrasottile

Simulazione MOSFET Silicon on Insulator a canale ultrasottile.

Quello che ci siamo proposti in questo lavoro è la simulazione di dispositivi MOSFET con dimensioni caratteristiche delle decine di nanometri. Con lo scalare delle dimensioni la tecnologia classica bulk ha cominciato a mostrare i suoi limiti: gli effetti di canale corto diventano un problema di difficile risoluzione. Una delle più valide alternative è rappresentata dalla tecnologia SOI la cui innovazione fondamentale è apportata dallo strato di ossido sotto al layer di silicio, che deve essere caratterizzato da una ottima uniformità e da una totale assenza di difetti. Per questo motivo la fabbricazione dei wafer riveste un ruolo fondamentale; le principali tecniche attualmente utilizzate sono tre: SIMOX, ELTRAN, UNIBOND. Il primo dispositivo che siamo andati a simulare è stato fabbricato per studiare i benefici apportati da una riduzione dello spessore del film di silicio nel contrastare gli effetti di canale corto; per questo è stata realizzata la stessa struttura con tre spessori di SOI diversi per ognuno dei quali si sono considerate diverse lunghezze di gate. Il codice da noi utilizzato per la simulazione adopera un approccio quantistico al problema risolvendo in una regione opportunamente discretizzata la coppia di equazioni di Poisson-Schrödinger. Per modellare il più fedelmente possibile il dispositivo sperimentale, mediante un metodo iterativo, si sono implementate le resistenze serie parassite di source e drain. Dalle caratteristiche di trasferimento corrente di drain-tensione di gate simulate abbiamo estratto i valori del Subthreshold Swing e della tensione di soglia; per questi ultimi abbiamo utilizzato diversi metodi di estrazione confrontando poi i risultati ottenuti.
Sono infatti queste le grandezze maggiormente influenzate da una diminuzione della lunghezza di gate. Abbiamo poi voluto osservare l’influenza del profilo di drogaggio longitudinale sulle grandezze analizzate notando una forte dipendenza dalla lunghezza effettiva di canale. Abbiamo poi confrontato le caratteristiche di uscita simulate con quelle sperimentali: ci siamo accorti che i valori di corrente delle prime erano maggiori delle seconde per un fattore moltiplicativo k, fenomeno spiegabile teoricamente considerando il fatto che per il calcolo della corrente viene implementato un modello balistico che non tiene conto della riflessione che i portatori subiscono nel loro viaggio lungo il canale. Il secondo dispositivo preso in esame è caratterizzato dall’avere il canale costituito da una eterostruttura pseudomorfa in silicio-germanio, con frazione molare di germanio variabile passando dalla parte inferiore a quella superiore del layer di silicio. Questa struttura aumentando la mobilità delle lacune favorisce la conduzione di corrente. In questo caso i valori relativi alle grandezze dette in precedenza simulati e sperimentali sono molto vicini tra loro, come quelli relativi alle caratteristiche di uscita, dalle quali si osservano i benefici causati dalla eterostruttura nella conduzione di corrente.

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Introduzione L'industria microelettronica dei semiconduttori eincontinua evoluzione datale crescente richiesta del mercato. Quest' ultima si dirige verso due direzioniprincipali: da una parte le maggiori prestazioni vista l'aumentata complessitadel software utilizzato, dall'altra la necesssita di basse dissipazioni di potenzanecessarie per i sistemi portatili. Il principio con il quale si persegue l'obiet-tivoe scalare le dimensioni caratteristiche dei dispositivi. Il problema e chenon sappiamo sino a quando questa strada possa essere percorsa. La legge diMoore a erma che il numero dei transistor per chip raddoppia ogni diciottomesi. Si pensa peroche tra non molto, alcuni ritengono il 2012, si arriveraadun limite che non potremo piu oltrepassare. La tecnologia CMOS, su cui sibasa l'industria microelettronica, sta mostrando alcuni limiti dovuti proprioal restringimento delle dimensioni e in particolar modo della lunghezza dicanale. Per questo si stanno studiando strutture alternative che abbiano unmiglior comportamento quando le geometrie dei dispositivi assumono valoridell'ordine di dieci nanometri. In questi casi sorgono problemi legati allaloro realizzazione sica ; ecco il motivo dell'importanza sempre maggiore chevengono a assumere i programmi di simulazione, per il progetto dei disposi-tivi. Quello che ci proponiamo in questa tesi e appunto simulare dispositivinanometrici realizzati in tecnologia silicon on insulator, che rappresenta unadelle alternative alla tecnologia classica CMOS. 3

Tesi di Laurea

Facoltà: Ingegneria

Autore: Cristiano Berti Contatta »

Composta da 183 pagine.

 

Questa tesi ha raggiunto 1132 click dal 20/03/2004.

 

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Disponibile in PDF, la consultazione è esclusivamente in formato digitale.