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Progettazione di microprocessori asincroni per l'elaborazione numerica dei segnali

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21 Fig 1.3 sincronia dei blocchi in un sistema sincrono e in un sistema asincrono La mancata conoscenza dello stato globale rende difficile la gestione delle comunicazioni tra unità condivise e la gestione delle risorse comuni a ciascuna unità (Bus dati, Bus indirizzi). Il passaggio di informazioni, fra un unità e l’altra mediante un bus di comunicazione, si scompone logicamente in due sotto operazioni: scrittura del bus e lettura del bus. In una architettura sincrona la conoscenza esatta dello stato dell’unità scrivente, del bus e dell’unità ricevente, risolve l’intera operazione con l’invio, dopo un numero finito di quanti temporali (colpi di clock), dell’opportuno controllo rispettivamente ai driver (dell’unità scrivente) e ai multiplexer (dell’unità ricevente). Il clock quantizzando il tempo pone le basi per la conoscenza dello stato futuro della macchina garantendo, nei limiti della buona progettazione, il corretto fluire dei dati all’interno della pipe dell’architettura. Dall’altro fronte, per garantire una corretta comunicazione, un corretto utilizzo del bus, un coerente flusso dei dati nell’architettura asincrona, si dove cambiare completamente approccio al problema. L’introduzione del nuovo concetto di controllo deve garantire DATA PATH DATA PATH CONTROL PATH CLOCK DATA PATH DATA PATH Produttore Consumatore Stadi di pipe sincronizzati Sistema Sincrono: Il metronomo propaga la sincronia in tutto il sistema. Sistema Asincrono: La sincronia è legata al tempo di latenza del singolo stadio.
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Progettazione di microprocessori asincroni per l'elaborazione numerica dei segnali

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Informazioni tesi

  Autore: Raul Ricci
  Tipo: Tesi di Laurea
  Anno: 2001-02
  Università: Università degli Studi di Roma La Sapienza
  Facoltà: Ingegneria
  Corso: Ingegneria Elettronica
  Relatore: Mauro Olivieri
  Lingua: Italiano
  Num. pagine: 196

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Parole chiave

asynchronous architecture
calcolo parallelo
control-path
controllo distribuito
data-path
delay insensitive
distributed control
dsp
macchina a stati
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