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Progettazione di microprocessori asincroni per l'elaborazione numerica dei segnali

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13 suoi componenti in un ambito di ricerca, per certi versi, ancora più spinto. Le metodologie di progettazione dell’unità di controllo e della pipe dei componenti delle unità e delle modalità di comunicazione tra i blocchi sono state completamente ripensate, e riorganizzate senza l’ausilio della conoscenza dello stato globale, sia futuro che presente, dell’architettura completa, come avviene invece nell’implementazione sincrona dello stesso progetto. L’assunzione della temporizzazione asincrona, nell’intimo scambio di informazione tra due blocchi qualsiasi, si realizza associando ad ogni canale una linea di sincronia (formata da due segnali contrapposti) che unisce un blocco all’altro e che trasporta gli eventi attraverso cui si sciorina il protocollo di comunicazione, mediante il quale si garantisce il corretto passaggio di un dato da un blocco ad un altro. La variazione del progetto dei singoli componenti della Data Alu ereditati (data path) è stata leggera: la pipe sincrona è sostituita da una micropipeline (asincrona) con lo stesso numero di stadi, che adotta le caratteristiche modalità, per trasferire il dato (Boundled Data) e per propagare il ritardo (Boundled Delay), consolidate nella realizzazione di una catena asincrona di percorsi d’elaborazione fisicamente disaccoppiati. La gestione del controllo globale e delle comunicazioni ha invece costituito la vera e propria sfida architetturale, visto che, attraverso la modalità di comunicazione asincrona, non si riesce a tradurre la struttura dell’architettura nella classica pipe lineare sincrona a controllo centralizzato (data-path, control-path). La frammentazione dell’esecuzione in stadi d’elaborazione sequenziali delle istruzioni non è facilmente gestibile, in quanto non sono prevedibili i momenti in cui si è certi della validità dei dati all’ingresso dei blocchi, mancando una sincronizzazione globale non si riesce a ricostruire deterministicamente l’informazione sullo stato di tutti gli stadi dell’architettura. quanto cosa che nel progetto asincrono non è ammissibile ed è stata risolta rispettando anche la specifica di versatilità e espandibilità. Il basso consumo è una specifica raggiungibile poiché connaturata all’assenza del clock e alla problematica legata alla sua distribuzione. Una successiva valutazione accurata dei consumi può avvenire solo prima della fase di sintesi.
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Progettazione di microprocessori asincroni per l'elaborazione numerica dei segnali

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Informazioni tesi

  Autore: Raul Ricci
  Tipo: Tesi di Laurea
  Anno: 2001-02
  Università: Università degli Studi di Roma La Sapienza
  Facoltà: Ingegneria
  Corso: Ingegneria Elettronica
  Relatore: Mauro Olivieri
  Lingua: Italiano
  Num. pagine: 196

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Parole chiave

asynchronous architecture
calcolo parallelo
control-path
controllo distribuito
data-path
delay insensitive
distributed control
dsp
macchina a stati
progetto asincrono

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