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Analisi delle architetture di microprocessori commerciali

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2 spostare la complessità dal software all’hardware, aspetto che sarebbe in contraddizione con la filosofia RISC, ma vengono adottate da moltissimi processori di ispirazione RISC, G4 compreso, perché consentono alte prestazioni. Molti processori, implementando l’esecuzione fuori ordine, richiedono anche tecniche di gestione delle false dipendenze dei dati come la rinomina dei registri (register renaming) che consiste in una mappatura dinamica dei registri architetturali su un set più esteso di registri fisici. Questo avviene anche per un processore RISC come il G4 che possiede un numero maggiore di registri indirizzabili rispetto a un processore di architettura x86 e dovrebbe avvertire meno questa esigenza. I processori più recenti hanno adottato soluzioni tutto sommato convenzionali in questi campi e le poche novità derivano dalla spinta del progresso tecnologico che ha consentito soluzioni quantitativamente diverse soprattutto per gestire l’aumentata profondità delle pipeline (ad esempio si pensi alla pipeline del Pentium 4 di ben 20 stadi). La latenza di memoria continua ad essere una delle grandi sfide dei moderni processori e anche in questo campo le novità riguardano essenzialmente le possibilità offerte dalla integrazione. Prestando particolare attenzione come detto alle applicazioni multimediali che fanno grande uso della computazione intensiva per floating point si è andato affermando negli ultimi due anni la tendenza ad estendere il parallelismo ai dati di questa natura per processare un numero maggiore di elementi in minore tempo. Questa tecnica già adottata con successo dalla tecnologia MMX introdotta da Intel (che riguardava però dati interi) è conosciuta come Single Instruction Multiple Data (SIMD) e si esplicita per mezzo della estensione del set di istruzioni dei processori con apposite istruzioni. Per quanto riguarda questo ultimo aspetto abbiamo implicazioni anche per quanto riguarda l’evoluzione tecnologica dato che ha consentito l’integrazione di apposite unità esecutive dedicate a queste operazioni e ricadute sulla gestione della latenza di memoria dato che questi set di istruzioni prevedono generalmente istruzioni di gestione delle cache. Nel corso dell’ultimo anno i maggiori produttori hanno messo a punto processi tecnologici a 0.18 micron a 6 livelli di metallizzazione con connessioni in rame o alluminio che hanno avuto come effetti principali: • Riduzione delle dimensioni dei chip a parità di densità di transistori e quindi dei costi di produzione oppure incremento del numero dei transistori a parità
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Analisi delle architetture di microprocessori commerciali

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Informazioni tesi

  Autore: Francesco Moro
  Tipo: Laurea liv.II (specialistica)
  Anno: 2003-04
  Università: Università degli Studi di Roma La Sapienza
  Facoltà: Ingegneria elettronica
  Corso: Ingegneria elettronica
  Relatore: Mauro Olivieri
  Lingua: Italiano
  Num. pagine: 120

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Parole chiave

elettronica
microlettronica
processori

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