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Progettazione VLSI di un coprocessore matematico per sistemi embedded

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Capitolo 1 : Il Microprocessore LEON pag. 11 1.5.b Reset del processore Il processore viene resettato asserendo l’ingresso RESET almeno per un ciclo di clock. L’esecuzione ha inizio dall’indirizzo 0. La tabella 1.1 indica i valori dei registri del processore sensibili all’operazione di reset, gli altri mantengono invariato il loro valore. Registro PC program counter nPC next PC PSR processor status reg CCR cache control reg. Valore reset 0x0 0x4 ET=0, S=1 0x0 Tabella 1.1 – Registri sensibili al reset del processore LEON 1.5.c Eccezioni Il processore LEON aderisce al modello generale di trap dello Sparc. Nella tabella 1.2 sono mostrate le trap implementate, il tipo e la priorità. Trap TT Priorità Descrizione Reset 0x00 1 Reset write error 0x2b 2 Errore nel write buffer instruction_access_error 0x01 3 Errore durante la fase di fetch illegal_instruction 0x02 5 Istruzione non implementata privileged_instruction 0x03 4 Esecuzione di istruzione privilegiata in modalità user fp_disabled 0x04 6 Istruzione FP con FPU disabilitata cp_disabled 0x24 6 Istruzione CP con coprocessore disabilitato watchpoint_detect 0x0b 7 Watchpoint window_overflow 0x05 8 Istruzione SAVE in finestra non valida
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Progettazione VLSI di un coprocessore matematico per sistemi embedded

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Informazioni tesi

  Autore: Giorgio Filippi
  Tipo: Tesi di Laurea
  Anno: 2003-04
  Università: Università degli Studi di Pisa
  Facoltà: Ingegneria
  Corso: Ingegneria Elettronica
  Relatore: Pirangelo Terreni
  Lingua: Italiano
  Num. pagine: 218

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Parole chiave

coprocesore matematico
fpu
sintesi logica
sistemi embedded
vhdl

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