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Cache-Simulator of a MultiProcessor Architecture for AXE CP

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Anteprima della tesi: Cache-Simulator of a MultiProcessor Architecture for AXE CP, Pagina 4
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The cache data memory is exactly the small and fast memory we were referring to before; it is used 
to store replicas of instructions and data that could be accessed more slowly from the main memory. 
The number of bytes (or memory words) it can contain is the cache size. 
The cache directory is a list of the main memory addresses of the data stored in corresponding 
locations of the cache data memory.  This means that with each cache location, not only is data 
stored, but so is an address, making the combined directory and data RAMs behave like a single, 
very wide memory. 
The bus buffers are now controlled in such a way that if the cache can supply a copy of the 
requested main memory location (we call that case cache hit), then the main memory is not allowed 
to put its data onto the CPU’s data pins. The opposite of a hit is a cache miss. 
Finally there is the cache controller, whose task is to tie the whole system together, using a certain 
policy. 
When an address is presented to the cache directory, a table is interrogated and, if a matching entry 
is found, another address is output, showing where the location exists in the data memory. In this 
way the CPU is fooled: from its perspective the data always come from the main memory, although 
at some times it arrives faster than other times.  It is important to notice also that the cache must 
intercept all of the CPU’s signals, both inputs and outputs, and determine whether these signals are 
to be routed to/from main memory or whether they should stay local to the cache. In a way, the 
cache is an insulating layer between the CPU and the outside world. 
 
The goal of the cache is then to shorten the time that CPU needs to wait in getting the data from the 
main memory. In order to have good results it’s required that the miss ratio, defined as the fraction 
of accesses that are not in the cache, is as low as possible. Moreover the miss penalty too, that is the 
additional clock cycles to service the miss, must be kept the lowest. Hit time is the time to hit in the 
cache. 
Particularly the formula to evaluate the cache performance is the following: 
 
 
 
 
 
 
 
CPU 
Cache 
Directory 
Cache  
Controller 
 
Cache  
Data 
Memory 
Address 
Data 
Address 
Buffers 
Data 
Buffers 
System
Bus
penaltyMissrateMisstimeHittimeaccessmemoryAverage ______ ×+=
Figure 1: The components of a cache memory 
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Informazioni tesi

  Autore: Mirco Porcari
  Tipo: Tesi di Laurea
  Anno: 1998-99
  Università: Politecnico di Milano
  Facoltà: Ingegneria
  Corso: Ingegneria Informatica
  Relatore: Lorenzo Mezzalira
  Lingua: Inglese
  Num. pagine: 108

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Parole chiave

cache simulator
multiprocessor architecture
industrial computing

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