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Cache-Simulator of a MultiProcessor Architecture for AXE CP

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Anteprima della tesi: Cache-Simulator of a MultiProcessor Architecture for AXE CP, Pagina 5
 8 
A problem that cache designers have to face is the associativity, that is where to place a given 
memory location. If any main memory address has the full freedom to be replicated anywhere 
within the cache, then the cache is said to be fully associative. Instead when a block has only one 
place it can appear in the cache, we say that we have a direct mapped cache. These are the two 
extremes, but the most popular mapping algorithm in today’s cache design is set associative (within 
any set the entry is associative): the address which is output from the processor is first divided 
between the block address and the block offset. The block frame address is further split into the 
equivalent of a prefix and a suffix at a location determined by the size and architecture of the cache. 
The lower address bits are called the set bits since they contain the set address. The remaining bits 
are compared against the directory entry for the selected set and are referred to as the tag bits. 
Figure 2 illustrates a possible address partition.  
If there are n blocks in a set, the cache placement is called n-way set associative; then direct 
mapped is simply one-way set associative and a fully associative cache with m blocks could be 
called m-way set associative. 
 
 
 
 
 
  
 
 
 
 
 
The block offset field selects the desired data from the block, the set field selects the set, and the tag 
field is compared for a hit. It is common procedure to add a valid bit to the tag in the cache array to 
say whether or not the entry contains a valid address; if the bit is not set, there cannot be a match on 
this address. Moreover, all possible tags are searched in parallel because speed is critical. 
 
If the total cache size is kept the same, increasing associativity increases the number of blocks per 
set, thereby decreasing the size of the set field and increasing the size of the tag. The formula 
relating all this values is the following, while figure 3 shows the difference among the three types of 
mapping. 
 
 
In the example in the figure the cache has eight blocks and the memory has sixteen blocks. Indeed 
real caches contain hundreds of block frames and real memories contain millions of blocks.  
Assume the address in question is 12. The three options for caches are shown left to right. In fully 
associative, block 12 from memory can go into any of the eight block frames of the cache. With 
direct mapped, block 12 can only be placed into block frame 4 (12 modulo 8). Set associative, 
which has some of both features, allows the block to be placed anywhere in set 0 (12 modulo 4). 
With two blocks per set, this means block 12 can be placed either in block 0 or block 1 in the cache. 
 
 
 
 
Block Address 
Tag Set 
Block 
offset 
ityassociativblocksize
cachesizebitsset
×
=_2
Figure 2: How a memory address is subdivided 

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Cache-Simulator of a MultiProcessor Architecture for AXE CP

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Informazioni tesi

  Autore: Mirco Porcari
  Tipo: Tesi di Laurea
  Anno: 1998-99
  Università: Politecnico di Milano
  Facoltà: Ingegneria
  Corso: Ingegneria Informatica
  Relatore: Lorenzo Mezzalira
  Lingua: Inglese
  Num. pagine: 108

FAQ

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Parole chiave

cache simulator
multiprocessor architecture
industrial computing

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