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Progetto e implementazione di un modulo hardware per l'incapsulamento e il decapsulamento di pacchetti di rete Ethernet

Laurea liv.I

Facoltà: Ingegneria

Autore: Alessandro Palumbo Contatta »

Composta da 82 pagine.

 

Questa tesi ha raggiunto 144 click dal 25/11/2016.

Disponibile in PDF, la consultazione è esclusivamente in formato digitale.

 

 

Estratto della Tesi di Alessandro Palumbo

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26 operazioni di base: la prima consiste nell’individuare l’inizio dell’header dei pacchetti, mentre la seconda è di porre 128 bit per le operazioni di maschera. Vengono usati due registri per configurare lo shifter e la maschera: un barrel shifter definisce l’inizio dell’header, prende primi 320 bits del pacchetto e ne fa uscire 128 codificati; l’operazione di maschera consiste semplicemente nel porre ulteriori bits in uscita dal barrel shifter. L’uso di due registri per le funzioni di lookup ed update permette di disaccoppiare i campi di header usati per la lettura da quelli usati per la scrittura. Le operazioni logiche che compongono gli estrattori, facilmente implementabili in hardware, sono in grado di elaborare i dati alla frequenza di clock pur mantenendo un’elevata flessibilità necessaria per selezionare diversi tipi di campi di protocolli. Consideriamo, ad esempio, un processo di MAC learning di uno switch: lo scopo della funzione di look-up, per un indirizzo MAC di destinazione, può essere di configurare lo shift a 0. Inoltre si possono mascherare tutti i bits dell’indirizzo tranne i primi 48. Per quanto riguarda l’update, lo shift, può essere settato a 48 e la configurazione della maschera può essere la stessa usata per l’indirizzo destinazione MAC. L’uso della maschera permette di combinare insieme più campi (ad esempio possiamo combinare il campo sorgente IP e il campo destinazione TCP di un pacchetto), solo se appaiono nella medesima finestra bits mascherati. Questa implementazione degli estrattori permette di aggiornare e modificare le azioni nella FSM execution table, dipendenti dallo stato e del pacchetto in elaborazione. 2.3.2 STATE TABLE La tabella di stato viene implementata utilizzando un’hash-table ed una TCAM. Quest’ultima (TCAM1), con 32 locazioni da 128 bits, viene associata ad una RAM 15 (RAM1) di 32 locazioni da 32 bits che legge l’output della TCAM e associa lo stato alla relativa riga della TCAM. Le piccole dimensioni della TCAM sono dovute alla difficoltà di implementazione di queste memorie su FPGA poiché, 15 RAM: tipo di memoria volatile caratterizzata dal permettere l'accesso diretto a qualunque indirizzo di memoria con lo stesso tempo di accesso.
Estratto dalla tesi: Progetto e implementazione di un modulo hardware per l'incapsulamento e il decapsulamento di pacchetti di rete Ethernet