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Progettazione di microprocessori asincroni per l'elaborazione numerica dei segnali

Lo studio di tesi affronta le problematiche legate alla progettazione di un’architettura a processore completamente asincrona e propone, implementa e verifica la bontà delle soluzioni adottate in termini di:

- Definizione di un Instruction Set Architecture proprietario applicabile al progetto e scelta dell’approccio Data-Flow con relativa definizione della sintassi e della semantica del linguaggio proprietario.
- Organizzazione dell’architettura del struttura del processore : unità programmabili completamente asincrone ed indipendenti
- Definizione della rete di programmazione delle unità.
- Definizione della rete di controllo delle risorse strutturali comuni.
- Definizione della rete di comunicazione delle unità.

Per validare le scelte adottate si è scelto come target l’architettura del DSP56300 Motorola con il proprio set-istruzioni e si è descritto a livello RTL (VHDL) la parte più significativa dell’architettura e delle unità in particolare:

- Studio e validazione del processo di traduzione sintattica e semantica del linguaggio Assembler DSP 56300 e il micro set-istruzione proprietario con approccio Data-Flow.
- Risoluzione dei data hazard (RAW/WAR) e implementazioni delle tecniche di anticipi del dato.
- Implementazione degli stadi di pipe line a grana fine nelle unità di calcolo.
- Implementazione a livello di porte logiche dei particolari meccanismi di funzionamento della rete di programmazione delle unità del controllo e della rete di comunicazione delle unità.

Concludendo, la simulazione circuitale ha validato la soluzione proposta e ha dimostrato che l’approccio a pipe-line può essere implementato anche in una architettura completamente asincrona.
Ovvero, si può risolvere il problema della mancanza di una sincronizzazione globale, ossia dell’informazione deterministica dello stato della macchina, gestendo in modo proprietario la coerenza semantica della frammentazione dell’esecuzione nei diversi stadi d’elaborazione delle istruzioni, anche se non sono prevedibili i momenti in cui si è certi della validità dei dati, mediante delle specifiche tecniche di organizzazione del controllo distribuito.

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11 Introduzione Il lavoro che si affronta in questa tesi è il progetto, la realizzazione strutturale e la simulazione dell’architettura di un processore asincrono per l’elaborazione numerica dei segnali. Lo studio prende le mosse da un settore di ricerca, sviluppato attraverso due tesi di laurea, nel quale si proponeva un’architettura innovativa per processori sincroni dedicati al trattamento numerico dei segnali. La ricerca ha valutato l’efficienza e la realizzabilità di un’architettura capace di implementare, attraverso l’espansione del set istruzione della famiglia DSP56300 (Motorola), la codifica ridondante dei dati e degli indirizzi nelle unità aritmetiche. Il vantaggio strutturale di una codifica siffatta, insito nella propagazione del dato con il suo riporto, permette di raffinare la grana degli stadi di pipe e quindi di aumentare la frequenza dell’orologio di sistema. Specifiche ereditate Le specifiche ereditate dal progetto sincrono prevedono: - Set istruzioni derivato dal dsp56300 con alcune estensioni e riduzioni. - Caratteri strutturali dell’architettura. - Caratteristiche e funzioni dei componenti interni alle unità di riferimento. Il set istruzioni permette di specificare in parallelo ad una istruzione logico aritmetica anche due accessi alle memorie dati sui rispettivi bus. Quindi ad ogni ciclo istruzione è possibile iniziare un’operazione aritmetica mentre si caricano i sorgenti per la successiva. La struttura dell’architettura implementa il set attraverso la fisica divisione delle due memorie dati da quella programma, dall’introduzione di un’unità in grado di indirizzare contemporaneamente entrambe le memorie dati attraverso l’ausilio di due sotto moduli equivalenti per la generazione dei riferimenti e dalla presenza di una unità aritmetico logica, corredata da un esiguo Register File. Le caratteristiche e le funzioni principali della unità devono rispondere alle esigenze di calcolo per cui sono state costruite. La Data Alu è orientata principalmente all’operazione di moltiplicazione e accumulo del dato in forma ridondante, e permette

Tesi di Laurea

Facoltà: Ingegneria

Autore: Raul Ricci Contatta »

Composta da 196 pagine.

 

Questa tesi ha raggiunto 1240 click dal 04/01/2005.

 

Consultata integralmente 2 volte.

Disponibile in PDF, la consultazione è esclusivamente in formato digitale.