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Problematiche relative alla caratterizzazione di un convertitore A/D pipeline 14bit 100MHz

Informazioni tesi

  Autore: Daniele Pedroni
  Tipo: Laurea liv.I
  Anno: 2004-05
  Università: Università degli Studi di Parma
  Facoltà: Ingegneria
  Corso: Ingegneria dell'informazione
  Relatore: Andrea Boni
  Lingua: Italiano
  Num. pagine: 44

Lo studio effettuato sulla caratterizzazione dei convertitori analogico-digitali si è articolato in due parti principali.

Nella prima, è stata sviluppata una evaluation board per convertitore A/D (ADC) pipeline 14 bit 100 MHz, a partire dal progetto di una prima versione della scheda.
Una volta acquisiti gli schematici relativi a quest’ultima, essi sono stati sottoposti ad un’attenta analisi volta a comprendere quali sezioni potessero essere modificate, adattate o migliorate. Un particolare accento è stato posto sul dimensionamento delle batterie di capacità di bypass presenti in più parti del circuito e sulla scelta dei componenti relativi, al fine di ottenere una ottimale reiezione dei disturbi, problema molto critico considerata l’alta risoluzione e l’elevata frequenza operativa del chip.
Sono stati inoltre aggiunti alcuni pin al chip, per consentire una diagnostica più approfondita sul suo funzionamento in fase di test.
In ultimo sono stati analizzati i diversi segnali in uscita ed in ingresso al chip, in modo tale da fornire adeguate interfacce con gli strumenti di misura necessari; di conseguenza, sono stati esaminati i vari stadi di conversione richiesti.
Nella seconda parte, ci si è concentrati sull’analisi di metodologie di test per la stima della Non-Linearità Integrale (INL) di un ADC .
Per la rilevazione della INL del convertitore in esame ci si è affidati alla misura “a densità di codice”: la differenza tra la densità di codice rilevata in uscita dall’ADC quando in ingresso c’è un segnale noto (usualmente sinusoidale, come in questo caso) e quella teorica del segnale stesso fornisce la stima desiderata.
Le misure tradizionali consentono di raggiungere risultati consistenti solo valutando un elevato numero di campioni sperimentali, nell’ordine di qualche milione; si è pertanto valutato il risparmio di tempo ottenibile con tecniche più avanzate basate sull’elaborazione dei campioni mediante wavelet, FFT oppure, come nei nostri test, filtri.
Per lo svolgimento di questi test si è optato per una tecnica che consiste nell’applicare un particolare filtraggio ai risultati ottenuti estraendo un numero di campioni più limitato rispetto alle misure tradizionali. Nelle simulazioni effettuate, si sono adottati un filtro a media mobile (MA, Mobile Averaging) e un filtro mediano, entrambi con finestra a larghezza variabile. Il vantaggio di questi ultimi deriva dalla considerazione che il rumore additivo è a media nulla, per cui considerando una finestra d’osservazione più ampia, entro essa i disturbi dovrebbero attenuarsi (e azzerarsi asintoticamente).
Per poter effettuare un confronto significativo, sono state ripetute le simulazioni variando il numero di campioni acquisiti volta per volta e la larghezza della finestra dei filtri; infine sono state comparate le tre soluzioni (tecnica tradizionale, filtraggio MA e filtraggio mediano) nelle diverse condizioni sopraelencate.
In conclusione, si può affermare che l’applicazione dei filtri di cui sopra porta benefici, ma non in misura considerevole: mediamente si può dire che le stime ottenute mediante filtraggio sono paragonabili con quelle tradizionali relative ad un numero circa doppio di campioni considerati. In queste stime è sensibile l’impatto della larghezza della finestra del filtro: apparentemente aumentandola i risultati migliorano, ma implicitamente così facendo si introduce un errore sistematico che rende meno attendibili le misure effettuate.

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Introduzione 3 Introduzione L’importanza che l’elaborazione digitale ha assunto negli ultimi anni, grazie alle sue caratteristiche di immunità ai disturbi, facilità di implementazione e velocità, è causa ed al tempo stesso conseguenza dello sviluppo delle tecnologie che consentono di trasporre un problema reale, tipicamente analogico, in termini digitali. Si parla quindi di convertitori analogico-digitale e digitale-analogico. Mediante questi dispositivi si possono trattare dati analogici con tecniche numeriche, tenendo sempre sotto controllo la perdita d’informazione dovuta alle conversioni, per cui è necessario disporre di componenti sempre più veloci per assicurare il minor numero di colli di bottiglia nell’apparato. Il presente studio si propone di esporre una possibile realizzazione della scheda di test di un convertitore analogico-digitale (ADC) e di valutare alcune tecniche di test studiate per ridurre i tempi necessari alla corretta caratterizzazione del dispositivo. Il suddetto chip è stato progettato per lavorare ad alta frequenza, 100MHz, con risoluzione di 14 bit. Per consentire una buona integrazione e contenere il consumo di potenza si è deciso di adottare un’architettura pipeline, che riduce sensibilmente il numero di transistor necessari all’implementazione fisica. Una prima versione della evaluation board era già stata realizzata, pertanto in questa tesi ci si concentra sull’affinamento e dell’adeguamento della stessa, anche in virtù di alcune modifiche apportate al sistema. Queste modifiche in gran parte sono dovute all’introduzione di un maggior numero di terminali di test, al fine di garantire una migliore diagnostica del chip in tutte le sue fasi di funzionamento. Durante lo sviluppo del progetto, particolare attenzione è stata rivolta agli aspetti critici del dispositivo, cioè l’elevata risoluzione e la frequenza di funzionamento. Questi due parametri infatti richiedono che ogni parte del

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