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An FPGA Implementation of a Chaotic Encryption Algorithm

Informazioni tesi

  Autore: Lorenzo Cappelletti
  Tipo: Tesi di Laurea
  Anno: 1999-00
  Università: Università degli Studi di Padova
  Facoltà: Ingegneria
  Corso: Ingegneria Elettronica
  Relatore: Enrico Zanoni
  Lingua: Inglese
  Num. pagine: 72

Visual sight is an important and easy sense of communication. Recently, since computer speed, media storage and network bandwidth
have seen great improvements of their performances, imaging has gained even more importance along with security, privacy and intellectual property defense.

In order for a complex imaging system to cope with these concerns, a cryptography scheme able to manage the vast amounts of data involved in image processing is required. So far, many image encryption algorithms have been restricted to the software realm, primarily due to its ease of use, ease of update, portability and flexibility. But
when throughput and secret key storage security become a major issue, hardware implementations are by nature more physically secure and potentially faster.

This work aims to investigate hardware feasibility and performance of an encryption technique proposed by J.Scharinger, and based on the highly unstable non-linear dynamics of chaotic Kolmogorov flows. The algorithm is particularly attractive since only additions,
subtractions and bit-shifts are required and no time-consuming operations like multiplications or exponentiation.

In this context, re-programmable devices such as FPGAs are highly attractive options since they provide hardware agility, parameterization and developing cost efficiency. The chip chosen for the implementation is a Xilinx's Virtex XCV400BG432-6, whose embedded RAM allows manipulation of small images directly in situ.

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1 Introduction After the advent of the Internet and especially nowadays, security of data and pro- tection of privacy have become a major concern for everyone’s life, although math- ematicians and researchers have been trying to address this problem since the end of the World War II, when cryptology science came out from the ambit of the army to enter the Bell Laboratories. DES, RSA and PGP are only the tip of the iceberg of a vast amount of cryptographic algorithms developed by those scientists. In fact, many other cipher systems based on different mathematical properties have been designed, some of them for speci c purposes like the one implemented in this the- sis. Combining together two apparently distant sciences like cryptography and chaos theory, J. Scharinger has proposed a new product cipher whose aim is to guarantee security and privacy in image and video archival applications. This encryption tech- nique makes use, during its permutation phase, of the Kolmogorov ows which are well-known to be dynamically unstable systems. The absence of computationally heavy operations such as multiplications or divisions makes his algorithm particu- larly attractive for hardware implementation. Aside from the two reports by Scharinger [10] [11], very little work seems to exist on this topic, probably because of a general scepticism by the cryptographic community about using chaotic systems for encryption purposes. Some theoretical papers have been produced by Z. Kotulski and J. Szczepaæski [7] and during the Eurocrypt ’91 in general. On the practical side, an attempt to design an electronic circuit which uses nonlinear dynamic approach in order to send secret messages has been described in [14, p. 335]. The objective of this thesis consists of demonstrating the feasibility of a Scharin- ger’s cipher algorithm hardware implementation and of investigating on its features of throughput and area occupancy. Since this is one of the rst attempts to design in hardware a cryptographic system that uses chaos theory, parameterization of the circuit, rapidity in project development and exibility during test and improvement phases are main issues. To

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Parole chiave

chaotic systems
encryption
fpga implementation
image
kolmogorov flow
product cipher
pseudo-random number generation
shift register
vhdl

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