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Progetto di un sintetizzatore a PLL per frequenze 25, 50, 75 Mhz in tecnologia CMOS 0.8 micron

Abstract

This thesis presents the study and design of a PLL Synthesizer which produces frequencies of 25, 50, 75MHz from a 25MHz reference frequency signal.
The PLL Synthesizer has been designed for the implementation on a monolithic integrated circuit using CMOS tecnology (double metal, double poly) with minimal channel length of 0.8 m.
The design activity has been structured according to the following points:
1. Circuit design from the input specifications, with a special view to the input signals of a priori duty cycle unknouwn (duty cycle different from 50%).
2. Analysis of the transfer function qout / qin of the designed circuit in 'locked' condition, circuit parameters extrapolation, and stability verification.
3. Circuit simulation of the Synthesizer using H-SPICE and verification of design specifications correcteness, especially in presence of tecnological parameter drift.
4. Physical design, and functional validation.

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Cap - I R.Calabró & M.Raviolo Università degli studi di Genova DIBE Centro Progettazione Sistemi Integrati I - 6 INTRODUZIONE AL PLL 1.1 INTRODUZIONE Il PLL è un circuito di sincronizzazione tra un segnale di uscita, generato da un oscillatore, ed un segnale di ingresso ( riferimento ) in frequenza o in fase. Tale sistema è costituito fondamentalmente dai seguenti blocchi: 1) VCO (Voltage Control Oscillator)* 2 ) PD (Phase Detector) 3) LF (Loop Filter) La rappresentazione schematica dell’architettura di un PLL è rappresentata nella figura 1.1: Fig. 1.1 *nota: in alcuni circuiti si utilizza il CCO, che può essere sostituito al VCO, e quindi il segnale in uscita dal PD è controllato in corrente invece che in tensione.

Tesi di Laurea

Facoltà: Ingegneria

Autore: Riccardo Calabrò Contatta »

Composta da 172 pagine.

 

Questa tesi ha raggiunto 2177 click dal 20/03/2004.

 

Consultata integralmente 3 volte.

Disponibile in PDF, la consultazione è esclusivamente in formato digitale.