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Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati

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Indice della tesi: Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati, Pagina 1
3 
 
INDICE 
INTRODUZIONE 
1 Cenni sui dispositivi logici programmabili FPGA.……………………………………………….…......5 
1.1   PLD…………………………………………………………………………………………………………………………………………6 
1.2   Struttura ed evoluzione dei PLD……………………………………………………………………………………………..6 
1.3   Gli FPGA………………………………………………………………………………………………………………………………….9 
1.4   L’architettura degli FPGA………………………………………………………………………………………………………10 
1.5   La famiglia di FPGA “Virtex-II Pro”…………………………………………………………………………………………11 
1.6   Tecnologie di programmazione di FPGA………………………………………………………………………………..14 
1.7   La scheda di sviluppo ML505…………………………………………………………………………………………………16 
1.8   Ambienti software Xilinx e sviluppo di progetti…………………………………………………………………….17 
 
2 Sistemi elettronici digitali sincroni con pipeline………………………………………………………20 
2.1   La sincronizzazione……………………………………………………………………………………………………………….20 
2.2   Struttura generica di un sistema sincrono…………………………………………………………………………….20 
2.3   Vantaggi e svantaggi della tecnica sincrona………………………………………………………………………….20 
2.4   Metodologia di progettazione sincrona………………………………………………………………………………..23 
2.5   Tecnica del pipelining……………………………………………………………………………………………………………23 
2.6   Sincronizzazione di segnali esterni………………………………………………………………………………………..25 
 
3 Problematiche della comunicazione nei sistemi sincroni e miglioramento delle 
prestazioni………………………………………………………………………………………………………………………….28 
3.1   Ingressi asincroni………………………………………………………………………………………………………………….28 
3.2   La metastabilità…………………………………………………………………………………………………………………….29 
3.2.1 Set-up time e hold time…………………………………………………………………………………………………30 
3.2.2 Tempi di salita e discesa……………………………………………………………………………………………….32 
3.3   Tecniche di acquisizione e sincronizzazione dati…………………………………………………………………..33 
3.3.1 Multi-aggancio……………………………………………………………………………………………………………..34 
3.3.2 Multi-stage synchronizer e MTBF………………………………………………………………………………….35 
 
4 Implementazione di un sistema di acquisizione e sincronizzazione dati su 
FPGA…………………………………………………………………………………………………………………………………….37 
4.1   Descrizione del “Data to Clock Phase Alignment” (DCPA)…………………………………………………….37 
4.2   Requisiti del sistema…………………………………………………………………………………………………………….38 
4.3   Architettura e funzionamento………………………………………………………………………………………………39 
4.3.1 Digital clock manager (DCM)………………………………………………………………………………………..39 
4.3.2 Input stage……………………………………………………………………………………………………………………41 
4.3.3 Decision stage………………………………………………………………………………………………………………44

4 
 
4.3.4 Decoding stage……………………………………………………………………………………………………………..46 
4.3.5 Data multiplexer……………………………………………………………………………………………………………48 
4.3.6 Variable length shift register………………………………………………………………………………………...49 
4.3.7 Transition detection logic……………………………………………………………………………………………..51 
 
5 Simulazioni, risultati dei test e conclusioni…………………………………………………………….....56 
5.1   Simulazioni e tempo di latenza………………………………………………………………………………………..…...56 
5.2   Misura dei ritardi e dimensionamento del periodo di clock…………………………………………………..59 
5.3   Setting dei paramentri di alimentazione e misura della potenza dissipata.…………………………..64 
5.4   Visualizzazione del circuito mappato sulle risorse dell’FPGA…………………………………………………67 
5.5   Conclusioni……………………………………………………………………………………………………………………………70 
 
APPENDICE…………………………………………………………………………………………………………………………….71 
Codici VHDL utilizzati nel progetto……………………………………………………………………………………71 
BIBLIOGRAFIA..………………………………………………………………………………………………………………………88

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Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati

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Informazioni tesi

  Autore: Candido Roberto Caputo
  Tipo: Laurea I ciclo (triennale)
  Anno: 2010-11
  Università: Università degli Studi della Calabria
  Facoltà: Ingegneria
  Corso: Ingegneria dell'informazione
  Relatore: Marco Lanuzza
  Lingua: Italiano
  Num. pagine: 89

FAQ

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Parole chiave

comunicazione
dati
sincronizzazione
sincrona
dispositivi digitali
sistema sincrono
metastabilità
flip flop
input stage
decision stage
variable lenght shift register
multi aggancio
multi stage synchronizer
dual stage synchronizer
metastability
tempo medio tra due eventi di guasto
mean time between failure
xapp225
trasmissione sincrona

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