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Design techniques for secure cryptographic circuits in deep submicron technologies

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xxiii Contents Introduction xvii 1 Physical security in submicron technologies 1 1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1.2 Foundations on ASIC design . . . . . . . . . . . . . . . . . . . . . . . 2 1.2.1 Digital design flow strategies for VLSI circuits . . . . . . . . 2 1.2.2 ASIC vs FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . 3 1.2.3 Description of the semi-custom design flow for ASIC . . . . . 4 1.2.4 Main issues in the design of submicron integrated circuits . . 5 1.3 Physical security of cryptographic circuits: a review of Side-Channel Attacks (SCAs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 1.4 Origin of leakage in submicron technologies . . . . . . . . . . . . . . 10 1.4.1 Power consumption of CMOS circuits . . . . . . . . . . . . . 10 1.4.2 Electromagnetic field irradiated by CMOS circuits . . . . . . 15 1.5 Power Analysis Attacks (PAAs) . . . . . . . . . . . . . . . . . . . . . 17 1.5.1 Standard methodology to implement PAAs . . . . . . . . . . 17 1.5.2 Differential Power Analysis (DPA) . . . . . . . . . . . . . . . 21 1.5.3 Correlation Power Analysis (CPA) . . . . . . . . . . . . . . . 21 1.5.4 Template Attacks (TA) . . . . . . . . . . . . . . . . . . . . . 22 1.6 Symmetric cryptography for SCAs evaluation . . . . . . . . . . . . . 23 1.6.1 Block ciphers as cryptographic case study . . . . . . . . . . . 23 1.6.2 Review of two basic block ciphers: Rijndael and Serpent . . . 24 1.6.3 Lightweight cryptography: the PRESENT block cipher . . . 29 1.7 Design strategies for secure block ciphers . . . . . . . . . . . . . . . . 31 1.7.1 Hardware properties of cryptographic primitives . . . . . . . 31 1.7.2 Building blocks of cryptographic circuits . . . . . . . . . . . . 32 1.7.3 Hardware countermeasures against PAAs: a survey . . . . . . 33 1.7.4 Metrics to compare the efficiency of hardware implementations 35 1.8 Overview of Dual-Rail Precharge Logic (DPL) styles to counteract PAAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 1.8.1 General description of DPLs . . . . . . . . . . . . . . . . . . 36 1.8.2 Limitations of DPL styles in submicron technologies . . . . . 37 1.8.3 A comparison among some popular DPLs . . . . . . . . . . . 40 1.8.4 The secure digital design flow for cryptographic ASIC based on DPLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40 1.9 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 xxiv Contents 2 Time Enclosed Logic: a hardware countermeasure to overcome PAAs 45 2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 2.2 Security assessment of hardware countermeasures . . . . . . . . . . . 46 2.2.1 Assumptions on the adversary model adopted for the PAAs procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 2.2.2 Metrics for the evaluation of the physical leakage . . . . . . . 47 2.3 A novel data encoding for differential dynamic cryptographic circuits 50 2.3.1 Brief review of Return To Zero (RTZ) logics . . . . . . . . . . 50 2.3.2 Basic principle of Time Enclosed Logic (TEL) circuits . . . . 51 2.4 Description of TEL circuits . . . . . . . . . . . . . . . . . . . . . . . 53 2.4.1 Cell templates for TEL circuit implementations . . . . . . . . 53 2.4.2 A first-order model of the dynamic power consumption . . . . 55 2.4.3 Timing constraints of a TEL circuit . . . . . . . . . . . . . . 58 2.4.4 The fluctuation effect of the delay δ . . . . . . . . . . . . . . 60 2.4.5 Second order effects: transient leakage . . . . . . . . . . . . . 61 2.4.6 Energy balancing and timing enclosing properties . . . . . . . 64 2.5 A balancing act: frequency analysis of the current traces . . . . . . . 65 2.5.1 Insertion of an on chip filter in a TEL circuit . . . . . . . . . 65 2.5.2 A new frequency-based metric . . . . . . . . . . . . . . . . . 66 2.5.3 Relation between δ and f 0 in a TEL gate . . . . . . . . . . . 69 2.6 A cryptographic case study . . . . . . . . . . . . . . . . . . . . . . . 70 2.6.1 The SERPENT-block . . . . . . . . . . . . . . . . . . . . . . 70 2.6.2 Description of the architecture of the circuit . . . . . . . . . . 72 2.6.3 Direct analysis of the power model of the pipeline . . . . . . 73 2.6.4 Estimation of the cutoff frequency f 0 of the circuit . . . . . . 76 2.7 Security evaluation of the TEL circuit . . . . . . . . . . . . . . . . . 77 2.7.1 Design of the on-chip filter considering chip peripherals . . . 78 2.7.2 Area estimation of the countermeasure . . . . . . . . . . . . . 79 2.7.3 Evaluation of the leakage of the noise-free current traces . . . 79 2.7.4 Correlation Power Analysis attacks with Gaussian noise . . . 81 2.8 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85 3 An ASIC-oriented implementation of TEL circuits 89 3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 3.2 The Improved Delay-based Dual-rail Precharge Logic family . . . . . 90 3.2.1 A full custom circuit implementation of TEL . . . . . . . . . 90 3.2.2 Limitations of the Delay-based Dual-rail Precharge Logic (DDPL) style . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 3.2.3 Cell template of an iDDPL gate . . . . . . . . . . . . . . . . 91 3.2.4 Conversion of the signal from the CMOS domain . . . . . . . 94 3.2.5 Design-time metrics and simulation parameters . . . . . . . . 97 3.3 Design and characterization of iDDPL combinational gates . . . . . 99 3.3.1 Fluctuation effect in iDDPL gates . . . . . . . . . . . . . . . 99 3.3.2 Analysis of the early evaluation effect . . . . . . . . . . . . . 100 3.3.3 Combinational gates with capacitive load imbalance . . . . . 108 3.3.4 Presence of mismatch variations . . . . . . . . . . . . . . . . 111 Contents xxv 3.3.5 Validation of the model in some case study combinational gates112 3.4 Design and characterization of an iDDPL sequential element . . . . . 116 3.4.1 Main issues in the design of DPL sequential elements . . . . . 116 3.4.2 A master slave flip-flop for the iDDPL style . . . . . . . . . . 118 3.4.3 Simulation and comparison of some DPL 4-bit registers . . . 122 3.5 The prototype iDDPL library . . . . . . . . . . . . . . . . . . . . . . 128 3.5.1 Architecture of a micropipelined iDDPL circuit . . . . . . . . 128 3.5.2 Analysis of the timing constraints . . . . . . . . . . . . . . . 129 3.5.3 Layout of the iDDPL cells . . . . . . . . . . . . . . . . . . . . 134 3.5.4 Consideration on the layout of the flip-flop . . . . . . . . . . 135 3.5.5 The DDPL065 cell library . . . . . . . . . . . . . . . . . . . . 138 3.6 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139 4 Design of the SERPAES prototype chip 141 4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 4.2 Design of the SERPENT-block . . . . . . . . . . . . . . . . . . . . . 142 4.2.1 Full custom design methodology . . . . . . . . . . . . . . . . 142 4.2.2 Data-path of the circuit . . . . . . . . . . . . . . . . . . . . . 143 4.2.3 Design of the iDDPL sub-block . . . . . . . . . . . . . . . . . 144 4.2.4 Design of the SABL sub-block . . . . . . . . . . . . . . . . . 159 4.2.5 Design of the complete SERPENT-block . . . . . . . . . . . . 162 4.3 Description of the AES-block . . . . . . . . . . . . . . . . . . . . . . 164 4.3.1 From FPGA to ASIC . . . . . . . . . . . . . . . . . . . . . . 164 4.3.2 Architecture of the AES-block . . . . . . . . . . . . . . . . . 166 4.3.3 The basic AES encryption unit (AES-0) . . . . . . . . . . . . 167 4.3.4 The random precharged interleaved pipeline countermeasure (AES-1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168 4.3.5 The random interleaved pipeline countermeasure (AES-2) . . 169 4.3.6 The XOR-series countermeasure (AES-3) . . . . . . . . . . . 169 4.3.7 The XOR-parallel countermeasure (AES-4) . . . . . . . . . . 170 4.4 Logic synthesis of SERPAES . . . . . . . . . . . . . . . . . . . . . . 170 4.4.1 General information on the synthesis methods in DC . . . . . 171 4.4.2 Synthesis design flow for SERPAES . . . . . . . . . . . . . . 173 4.4.3 Preliminary steps before the synthesis . . . . . . . . . . . . . 174 4.4.4 Logic synthesis of the AES-block . . . . . . . . . . . . . . . . 178 4.4.5 Logic synthesis of the SERPAES chip . . . . . . . . . . . . . 182 4.5 Place and route of SERPAES . . . . . . . . . . . . . . . . . . . . . . 192 4.5.1 Standard-cell layout . . . . . . . . . . . . . . . . . . . . . . . 192 4.5.2 Digital back-end flow . . . . . . . . . . . . . . . . . . . . . . . 192 4.5.3 General settings . . . . . . . . . . . . . . . . . . . . . . . . . 194 4.5.4 Floorplan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 4.5.5 Static Timing Analysis . . . . . . . . . . . . . . . . . . . . . . 200 4.5.6 Placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204 4.5.7 Post-placement optimization . . . . . . . . . . . . . . . . . . 206 4.5.8 Clock Tree Synthesis (CTS) . . . . . . . . . . . . . . . . . . . 207 4.5.9 Post-CTS optimization . . . . . . . . . . . . . . . . . . . . . . 209 4.5.10 Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 xxvi Contents 4.5.11 Post-route optimization . . . . . . . . . . . . . . . . . . . . . 211 4.5.12 Signoff and final verification . . . . . . . . . . . . . . . . . . . 213 4.6 Testing the functionality of SERPAES . . . . . . . . . . . . . . . . . 215 4.6.1 Design of the SERPAES board . . . . . . . . . . . . . . . . . 215 4.6.2 First measurements on the chip . . . . . . . . . . . . . . . . . 215 4.7 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 5 Leakage Power Analysis attacks against nanoscaled DPL circuits 221 5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221 5.2 Review of Leakage Power Analysis attacks . . . . . . . . . . . . . . . 223 5.2.1 Context of LPA attacks . . . . . . . . . . . . . . . . . . . . . 223 5.2.2 Leakage model for bit-slice structures . . . . . . . . . . . . . 225 5.2.3 Standard procedure for LPA attacks on bit-slice circuits . . . 225 5.2.4 Some considerations about noise in practical LPA attacks . . 226 5.2.5 Security metrics to assess the vulnerability on the static power227 5.3 Leakage current in combinational gates in CMOS 65nm . . . . . . . 229 5.3.1 Evaluation of the variability of the leakage of single logic gates229 5.3.2 Standard CMOS logic . . . . . . . . . . . . . . . . . . . . . . 229 5.3.3 Dual-rail Precharge Logic styles . . . . . . . . . . . . . . . . . 230 5.4 Leakage Power Analysis attacks and lightweight cryptography . . . . 233 5.4.1 Leakage model for a generic non-bit-slice structure . . . . . . 233 5.4.2 Static power analysis methodology for a lightweight crypto- graphic implementation . . . . . . . . . . . . . . . . . . . . . 235 5.4.3 Analysis of the static power of the combinational S-Box S 0 . 237 5.4.4 Analysis of the static power of the SERPENT-block . . . . . 241 5.4.5 LPA attacks against the crypto-processor considering noise . 242 5.5 Evaluation of the LPA effectiveness with power variability issues . . 248 5.5.1 Impact of intra-die and inter-die process variations on the actual security metrics adopted in LPA . . . . . . . . . . . . 248 5.5.2 Impact of intra-die variation on the leakage model . . . . . . 249 5.6 Investigation on the static power variability in TEL circuits . . . . . 251 5.6.1 Practical considerations on LPA attacks against TELs . . . . 251 5.6.2 Leakage distribution on single iDDPL gates . . . . . . . . . . 254 5.6.3 Leakage model of an iDDPL circuit . . . . . . . . . . . . . . 254 5.6.4 LPA attacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 5.7 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258 6 Practical evaluation of PAAs against cryptographic circuits 261 6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 6.2 SESAMO project: evaluation of the hardware security of crypto- graphic devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261 6.2.1 Objective of this activity . . . . . . . . . . . . . . . . . . . . 261 6.2.2 Description of the measurement setup SCLab . . . . . . . . . 262 6.2.3 Description of the cryptographic cores used in the experiments 271 6.2.4 Description of the experiments . . . . . . . . . . . . . . . . . 274 6.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287 Contents xxvii 7 Conclusions and final remarks 289 7.1 Relevance of full-chip simulations and design-time evaluation in chip- card manufacturing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289 7.2 Summary of the research contribution . . . . . . . . . . . . . . . . . 290 7.3 Future directions and improvements . . . . . . . . . . . . . . . . . . 292 A Implementation of 4x4 S-Boxes 295 B Description of the Matlab scripts for PAAs attacks 297
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Informazioni tesi

  Autore: Simone Bongiovanni
  Tipo: Tesi di Dottorato
Dottorato in Dottorato in ingegneria elettronica
Anno: 2015
Docente/Relatore: Alessandro Trifiletti
Correlatore: GiuseppeScotti
Istituito da: Università degli Studi di Roma La Sapienza
Dipartimento: Ingegneria elettronica
  Lingua: Inglese
  Num. pagine: 338

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Parole chiave

digital design
cryptography
leakage
power analysis attacks
side channel attacks
submicron technology
hardware security

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