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Trasferimento dati a 2.4 Gb/s in standard differenziale

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Capitolo 2 – Descrizione dei sistemi 9 linx, preferito ad altri per motivi di praticità; ξ Architecture Wizard: serve ad implementare i componenti hardware specifici delle schede utilizzate (in questo caso, solo i DCM); ξ Core Generator: genera automaticamente l’implementazione di com- ponenti presenti nelle librerie IP; ξ Constraints Editor: è un’interfaccia per imporre dei vincoli (soprattut- to temporali) ai sistemi realizzati; ξ PACE (Pinout and Area Constraints Editor): complementare al Constraints Editor, serve ad imporre vincoli sulla locazione dei pin di ingresso e uscita; ξ ECS (Engineering Capture System): è un tool automatico di creazio- ne di schemi RTL dei sistemi realizzati; ξ Floorplanner: serve ad individuare l’allocazione di net e segnali sulla FPGA; ξ FPGA Editor: consente la visualizzazione e la modifica nel dettaglio della struttura e dei collegamenti dei sistemi realizzati; ξ Timing Analyzer: è un tool per l’analisi dei tempi caratteristici ottenu- ti nei progetti; ξ BitGen: si occupa della generazione del file binario di programmazione; ξ iMPACT: consente il download dei progetti sulle schede; ξ ModelSim Xilinx Edition II 5.6e: è il software di simulazione, prodot- to da ModelSim, allegato al pacchetto ISE Foundation. Le impostazioni generali del software, relativamente alla scheda V2MB1000 e alla FPGA Virtex-II utilizzate, sono riportate in Tabella 2.1. Le impostazioni relative ai processi di sintesi (Synthesize) ed implemen- tazione (Implement Design) sono riportate rispettivamente nella Tabella 2.2

Anteprima della Tesi di Stefano Infante

Anteprima della tesi: Trasferimento dati a 2.4 Gb/s in standard differenziale, Pagina 11

Tesi di Laurea

Facoltà: Ingegneria

Autore: Stefano Infante Contatta »

Composta da 196 pagine.

 

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Disponibile in PDF, la consultazione è esclusivamente in formato digitale.