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Trasferimento dati a 2.4 Gb/s in standard differenziale

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Capitolo 2 – Descrizione dei sistemi 10 e nella Tabella 2.3; queste impostazioni, quando non diversamente specifica- to, sono state utilizzate in tutti i progetti realizzati nell’ambito di questo la- voro. Infine, le impostazioni relative al processo di generazione del file di programmazione (Generate Programming File) sono state sempre lasciate ai valori di default. Scheda Proprietà Valore Optimization Goal Speed Optimization Effort High Synthesis Constraints File Use Synthesis Constraints File 5 Global Optimization Goal AllClockNets Generate RTL Schematic Yes Synthesis Options Write Timing Constraints … FSM Encoding Algorithm Auto RAM Extraction 5 RAM Style Auto ROM Extraction 5 ROM Style Auto Mux Extraction Yes Mux Style Auto Decoder Extraction 5 Priority Encoder Extraction Yes Shift Register Extraction 5 Logical Shifter Extraction 5 XOR Collapsing 5 Resource Sharing 5 Complex Clock Enable Extraction 5 HDL Options Multiplier Style Auto Add I/O Buffers 5 Max Fanout 500 Register Duplication 5 Equivalent Register Removal 5 Register Balancing No Move First Flip-Flop Stage N/A Move Last Flip-Flop Stage N/A Slice Packing 5 Xilinx Specific Options Pack I/O Registers into IOBs Auto Tabella 2.2 – ISE Foundation Process Properties (Synthesize) Impostazione Valore Device Family Virtex2 Device Xc2v1000 Package Fg456 Speed Grade –4 Design Flow XST VHDL Tabella 2.1 – ISE Foundation Project Properties

Anteprima della Tesi di Stefano Infante

Anteprima della tesi: Trasferimento dati a 2.4 Gb/s in standard differenziale, Pagina 12

Tesi di Laurea

Facoltà: Ingegneria

Autore: Stefano Infante Contatta »

Composta da 196 pagine.

 

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Disponibile in PDF, la consultazione è esclusivamente in formato digitale.