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Progettazione di microprocessori asincroni per l'elaborazione numerica dei segnali

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11 Introduzione Il lavoro che si affronta in questa tesi è il progetto, la realizzazione strutturale e la simulazione dell’architettura di un processore asincrono per l’elaborazione numerica dei segnali. Lo studio prende le mosse da un settore di ricerca, sviluppato attraverso due tesi di laurea, nel quale si proponeva un’architettura innovativa per processori sincroni dedicati al trattamento numerico dei segnali. La ricerca ha valutato l’efficienza e la realizzabilità di un’architettura capace di implementare, attraverso l’espansione del set istruzione della famiglia DSP56300 (Motorola), la codifica ridondante dei dati e degli indirizzi nelle unità aritmetiche. Il vantaggio strutturale di una codifica siffatta, insito nella propagazione del dato con il suo riporto, permette di raffinare la grana degli stadi di pipe e quindi di aumentare la frequenza dell’orologio di sistema. Specifiche ereditate Le specifiche ereditate dal progetto sincrono prevedono: - Set istruzioni derivato dal dsp56300 con alcune estensioni e riduzioni. - Caratteri strutturali dell’architettura. - Caratteristiche e funzioni dei componenti interni alle unità di riferimento. Il set istruzioni permette di specificare in parallelo ad una istruzione logico aritmetica anche due accessi alle memorie dati sui rispettivi bus. Quindi ad ogni ciclo istruzione è possibile iniziare un’operazione aritmetica mentre si caricano i sorgenti per la successiva. La struttura dell’architettura implementa il set attraverso la fisica divisione delle due memorie dati da quella programma, dall’introduzione di un’unità in grado di indirizzare contemporaneamente entrambe le memorie dati attraverso l’ausilio di due sotto moduli equivalenti per la generazione dei riferimenti e dalla presenza di una unità aritmetico logica, corredata da un esiguo Register File. Le caratteristiche e le funzioni principali della unità devono rispondere alle esigenze di calcolo per cui sono state costruite. La Data Alu è orientata principalmente all’operazione di moltiplicazione e accumulo del dato in forma ridondante, e permette
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Informazioni tesi

  Autore: Raul Ricci
  Tipo: Tesi di Laurea
  Anno: 2001-02
  Università: Università degli Studi di Roma La Sapienza
  Facoltà: Ingegneria
  Corso: Ingegneria Elettronica
  Relatore: Mauro Olivieri
  Lingua: Italiano
  Num. pagine: 196

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Parole chiave

asynchronous architecture
calcolo parallelo
control-path
controllo distribuito
data-path
delay insensitive
distributed control
dsp
macchina a stati
progetto asincrono

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