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Metodologie di Polarizzazione del Substrato di Dispositivi CMOS per la Riduzione del Ritardo e della Potenza Dissipata

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Corso di Laurea Specialistica in Ingegneria Elettronica A.A. 2005/2006 Tesi di Laurea Specialistica (sintesi) 2 -1.2 -0.9 -0.6 -0.3 0.0 0.3 0.6 0.2 0.3 0.4 0.5 0.6 NMOS V T - [ V ] V B - [V] room T 75°C 125°C 175°C L=1μm, W=1μm Figura 1 – Grafico V T -V B per NMOS 1μm×1μm Sono state misurate le variazioni della corrente di drain nello stato ON (I ON =I D @V G =0.5V e V D =0.5V) e dei leakage (di drain, I DOFF , delle giunzioni, I B , e di gate, I G ) nello stato OFF (V G =0V e V D =0.5V) con il VBB. I ON aumenta al diminuire di V T e l’incremento può essere espresso come il rapporto tra la corrente con FBB e la corrente senza polarizzazione di substrato, con V T =V T0 (V DD è l’alimentazione dei circuiti), () () DD T ONinc DD T0 VV I , 2 long channel, 1 short channel VV α α − = →α→ − È facile dimostrare che l’inverso del rapporto precedente è legato alla riduzione del ritardo dei circuiti che si ha nel passaggio dalla polarizzazione standard del substrato al FBB. Dalla formula si nota che i vantaggi offerti nel passare dal ZBB (Zero Body Bias) al FBB aumentano al diminuire di V DD , all’aumentare di V T0 e per canali lunghi (oltre che all’aumentare di γ). Al crescere della temperatura non sono state notate notevoli differenze nella curva I ON –V B in quanto l’aumento di I ON legato alla diminuzione di V T è compensato dalla riduzione della mobilità dei portatori del canale. Il leakage di gate non peggiora con il FBB. La corrente di drain in OFF varia molto più rapidamente di quella in ON al variare di V B a causa del legame esponenziale tra la corrente sottosoglia e V T , inoltre, per V B <-0.6V anziché decrescere, almeno a temperatura ambiente, I DOFF aumenta a causa dell’aumento della corrente di polarizzazione inversa della giunzione di drain (fig. 2). Il leakage delle giunzioni al variare di V B è stato valutato misurando la corrente di body I B ed è stato osservato che tale leakage è indipendente dallo stato di funzionamento (ON o OFF) e dalla lunghezza di canale. La curva I B –V B è simile all’andamento della corrente in una giunzione pn e, come tale, aumenta sensibilmente all’aumentare della temperatura (fig. 3). Il leakage delle giunzioni limita fortemente il valore di V B da utilizzare in FBB a causa dell’accensione della giunzione di source, infatti, per non peggiorare tale leakage in NMOS e PMOS conviene utilizzare in FBB ad elevate temperature (∼125°C), rispettivamente, V B ≤0.3V e V B ≥-0.3V. Come è stato già osservato in lavori precedenti, la pendenza sottosoglia, S, dei dispositivi migliora (di 7mV/decade per quelli in esame, fig. 4) collegando gate e body insieme (V G =V B ), infatti, al crescere di V G tale collegamento permette di ridurre S dato che I D in sottosoglia aumenta sia perché aumenta V G (così come avviene per il caso standard) e sia perché dinamicamente si riduce V T per effetto body. È stato dimostrato che è possibile ottenere un miglioramento maggiore di S rispetto al precedente sfruttando sia il RBB che il FBB (il miglioramento misurato è di 44mV/decade). Valutando I D per V G =0V e V B =-1V (RBB) e V G =0.1V e V B =0.5V (FBB) ed interpolando i due punti misurati con la retta 10 D log I è stata ottenuta S=33mV/decade che risulta circa la metà del valore minimo teorico ottenibile con ZBB pari a 65mV/dec. -0.9 -0.6 -0.3 0.0 0.3 0.6 10 -12 10 -10 10 -8 10 -6 NMOS I D O F F - [ A ] V B - [V] room T 75°C 125°C 175°C V D =0.5 V, V G =0V W=1μm, L=1μm Figura 2 – Grafico I DOFF -V B per NMOS 1μm×1μm -0.9 -0.6 -0.3 0.0 0.3 0.6 10 -13 10 -11 10 -9 10 -7 10 -5 10 -3 PMOS A B S ( I B ) - [ A ] -V B - [V] room T 75°C 125°C 175°C |V D | = 0.5 V, W=1μm, L=1μm Figura 3 – Grafico I B -V B per PMOS 1μm×1μm 0.00.10.20.30.40.50.6 10 -12 10 -10 10 -8 10 -6 10 -4 S=68mV/dec V B =-1V V B =0.5V NMOS S=77mV/dec I D - [ A ] V G - [V] standby to active mode V B = 0 V V B = V G L=1μm, W=1μm V D =50mV S=33mV/dec Figura 4 - Confronto tra la caratteristica sottosoglia standard (V B =0V), quella con V G =V B e quella ottenuta utilizzando FBB e RBB Inoltre è stata misurata la variazione della corrente di ionizzazione da impatto che si ha con FBB. Tale corrente aumenta perché aumenta il numero di portatori mobili nel canale al crescere di V B , però, a causa della riduzione del rapporto I D /I B all’aumentare di V B , è stato osservato che il picco del campo elettrico longitudinale (e quindi l’energia degli hot carriers) diminuisce con il FBB. III. SIMULAZIONI CIRCUITALI Dalle simulazioni effettuate è stato possibile osservare gli effetti del Variable Body Bias su tre tipologie di circuiti digitali: inverter CMOS statico, full adder Domino CMOS, sommatore 8–bit Domino CMOS. La tecnologia utilizzata nelle simulazioni è la 65nm e i modelli dei transistors utilizzati
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Metodologie di Polarizzazione del Substrato di Dispositivi CMOS per la Riduzione del Ritardo e della Potenza Dissipata

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Informazioni tesi

  Autore: Luca Magnelli
  Tipo: Laurea liv.II (specialistica)
  Anno: 2005-06
  Università: Università degli Studi della Calabria
  Facoltà: Ingegneria
  Corso: Ingegneria elettronica
  Relatore: Felice Crupi
  Lingua: Italiano
  Num. pagine: 215

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