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Analisi delle architetture di microprocessori commerciali

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10 Il problema della filosofia EPIC risiede esattamente nel coinvolgimento del compilatore e nella definizione di un nuovo ISA per cui la esecuzione di codice IA-32 risulterebbe problematica ed inoltre potrebbe comportare, senza un adeguato supporto peraltro già perseguito da Intel, un certo ritardo nello sviluppo di software che possa avvantaggiarsi di questa architettura. Inoltre l’esecuzione in ordine e il raggruppamento statico delle istruzioni tipiche delle CPU EPIC possono poco contro i miss della cache che sono poco prevedibili a livello di compilazione e per alcune applicazioni come Java non è detto che il tempo speso in fase di compilazione possa essere adeguatamente compensato dai tempi di esecuzione. Un’altra strada a disposizione degli sviluppatori per incrementare le prestazioni sfruttando il parallelismo consiste nel Thread Level Parallelism (TLP) cioè nella esecuzione in parallelo da parte di sistemi multiprocessore, che possono essere fisici (cioè con la presenza effettiva di più CPU sul medesimo chip come nel POWER4 di IBM) o virtuali (cioè ottenuti da un singolo chip che emula un sistema multiprocessore simmetrico come l’EV8 della Compaq), di differenti processi software (o thread). Questo approccio trova le sue ragioni e naturali applicazioni nell’ambito del mercato server dove effettivamente molte applicazioni possono essere effettivamente scomposte in più threads e assegnati ai diversi processori che costituiscono il sistema. In ambito desktop attualmente l’implementazione del TLP ha un impatto assai contenuto ma le applicazioni multimediali sono naturalmente orientate al TLP e quando nuovi sistemi operativi, come Windows 2000 che supporta sistemi multiprocessore, o linguaggi di programmazione come Java, che predispone a sviluppare applicazioni multithread, diventeranno standard le cose potrebbero sensibilmente cambiare. L’approccio TLP in sostanza pone la sua attenzione sul design di sistema più che non sulla definizione di un nuovo ISA e in particolare, dovendo prevedere la condivisione di risorse tra i diversi processori, sulla banda di memoria e difatti la IBM con il POWER4 ha speso molte risorse in questa direzione. I sistemi TLP inoltre potrebbero essere più liberi nella evoluzione hardware rispetto alle macchine EPIC e limitati più che altro dalla tecnologia (il POWER4 ad esempio consiste di 170 milioni di transistor su 400 mm 2 di die). Grande attenzione inoltre deve essere posta per questi processori nella condivisione delle risorse, soprattutto per quelle del sistema di memoria, per non creare interferenze di cache tra i diversi threads.
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Analisi delle architetture di microprocessori commerciali

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Informazioni tesi

  Autore: Francesco Moro
  Tipo: Laurea liv.II (specialistica)
  Anno: 2003-04
  Università: Università degli Studi di Roma La Sapienza
  Facoltà: Ingegneria elettronica
  Corso: Ingegneria elettronica
  Relatore: Mauro Olivieri
  Lingua: Italiano
  Num. pagine: 120

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Parole chiave

elettronica
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