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Design techniques for secure cryptographic circuits in deep submicron technologies

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1.2 Foundations on ASIC design 7 and a wire in proximity is charged, and it may create a charge flow in the near wire which represents noise for the signal propagating there. This phenomenon can be critical in particular for dynamic circuits, where wires are floating during a certain period of time. The "victim" wire may also assume another logic value according to the amount of charge injected by the "killer" wire, leading to errors of functionality in the circuit. The problem of cross-talk must be addressed already during the design phases of dynamic circuits; for this purpose design tools are provided with specific analysis algorithms. A possible technological solution to reduce the effect of crosstalk is to use new dielectric materials, which have a reduced dielectric constant and are called for this reason low-k materials. Moreover, a good design strategy is to reduce the number of floating dynamic wires in the points of high density within the chip, and possibly reducing the cross-coupling by separating them by a sufficient distance, even if this unavoidably impacts the area overhead; also the width of the metal wires can impact the amount of cross-coupled capacitances. Delay and loss of synchronization on the global interconnections Another problem related to the technology scaling is the increase of probability of having loss of synchronization among signals, which is further emphasized by the fabricationdefectsofthedevices. Ingeneral, theproblemofsynchronizationiscritical ontheglobalroutinginterconnectwires, which arelongandarecharacterizedbyabig amount of overall parasitic capacitances. Cross-talk as well as parasitic capacitances to other metal layers are causes of this problem. Furthermore, differential dynamic circuits are more critical, because the reciprocal delay between two differential signals may impact the functionality of the circuit, but can also reduce the level of security of a circuit, as it will be clear in next section. In order to avoid such problem, logic gates must be designed so to balance the amount of input capacitance to the driving gate, and prevent that a signal is loaded with a much more different capacitance than its dual. Furthermore, long interconnections must be in general avoided; from this perspective, small design allows to obtain a better balance of the propagation times of the signals. Finally, process variations must be adequately studied and analyzed during the design steps through statistical simulations (e.g. Montecarlo, statistical delay modelization, etc.). Leakage currents Prior to the submicron era, the overall amount of power consumption was dominated by the dynamic power consumption, given that as a first approximation the load of a CMOS logic cell is the input capacitance of another CMOS logic cell, which is an infinite impedance at low frequencies and does not draw current. Moreover, there is no conductive path between V DD and GND. The overall effect is that there is no static power consumption in CMOS. However, the reduction of the dimension of the transistors led to the decrease of the thickness of the gate oxide and a certain amount of charge can be injected in the gate region, creating a current flow directly proportional to the width W of the
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Design techniques for secure cryptographic circuits in deep submicron technologies

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Informazioni tesi

  Autore: Simone Bongiovanni
  Tipo: Tesi di Dottorato
Dottorato in Dottorato in ingegneria elettronica
Anno: 2015
Docente/Relatore: Alessandro Trifiletti
Correlatore: GiuseppeScotti
Istituito da: Università degli Studi di Roma La Sapienza
Dipartimento: Ingegneria elettronica
  Lingua: Inglese
  Num. pagine: 338

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Parole chiave

digital design
cryptography
leakage
power analysis attacks
side channel attacks
submicron technology
hardware security

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