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Progettazione VLSI di un coprocessore matematico per sistemi embedded

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Capitolo 1 : Il Microprocessore LEON pag. 10 1.5.a L’Integer Unit La Integer Unit dell LEON implementa lo standard SPARC V8 incluse le istruzioni di moltiplicazione e divisione. La configurazione scelta è caratterizzata da : • 5 stadi di pipeline per le istruzioni. • Interfacce separate per data cache e instruction cache. • 32 register windows (NWINDOWS). • Moltiplicatore 16x16. • MAC (moltiplicatore con accumulatore) 16x16 bit con accumulatore a 40 bit. I 5 stadi della pipeline sono : 1. FE (instruction fetch) : se l’instruction cache è abilitata viene prelevata l’istruzione dalla cache, altrimenti la fase di fetch è rimandata al controllore di memoria. L’istruzione è valida alla fine di questa fase e viene registrata all’interno della IU. 2. DE (instruction decode) : viene decodificata l’istruzione e vengono letti gli operandi. L’indirizzo del target per le istruzioni CALL e Branch viene calcolato in questa fase. 3. EX (execute) : sono eseguite operazioni aritmetiche, logiche e di shift. Viene generato l’indirizzo per le operazioni di memoria (load e store) e per le istruzioni JMPL e RETT. 4. ME (memory) : viene effettuato l’accesso alla data cache. Per le letture nella cache il dato deve essere valido alla fine di questo stadio e per le scritture in memoria il dato è scritto nella data cache in questo stadio. 5. WR (write) : il risultato delle operazioni aritmetiche, logiche, di shift e i dati letti nella cache vengono scritti nei registri destinatari.
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Progettazione VLSI di un coprocessore matematico per sistemi embedded

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Informazioni tesi

  Autore: Giorgio Filippi
  Tipo: Tesi di Laurea
  Anno: 2003-04
  Università: Università degli Studi di Pisa
  Facoltà: Ingegneria
  Corso: Ingegneria Elettronica
  Relatore: Pirangelo Terreni
  Lingua: Italiano
  Num. pagine: 218

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Parole chiave

coprocesore matematico
fpu
sintesi logica
sistemi embedded
vhdl

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