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Design techniques for secure cryptographic circuits in deep submicron technologies

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Anteprima della tesi: Design techniques for secure cryptographic circuits in deep submicron technologies, Pagina 6
4 1. Physical security in submicron technologies
outside world. Reconfiguration, which typically lasts only a fraction of a second, can
change a function of each building block and interconnects among them, leading to
a functionally new digital circuit.
As anticipated in the introduction, in this thesis work we focus on the design of
cryptographic ASICs. Basically there are two strategies to design an ASIC: using a
full custom design flow or a semi custom design flow. According to the discussion in
previous paragraph, in the first case the circuit is implemented by designing each
single functional units down to the transistor level, whereas in the second case the
standard-cells available in a specific technology library are used.
In the following section we are going to describe more in detail the design of an
ASIC following a semi-custom design approach.
1.2.3 Description of the semi-custom design flow for ASIC
An ASIC corresponds to a digital system conceived to perform a specific task.
In general, it differs from SoC (System on Chip) by the fact that, while in an ASIC
the designer tends to design "from scratch" the large part of the system, in the
SoC he/she tries to reuse macro-blocks that are available from foundry handbooks.
Furthermore a SoC can be used to carry out multiple functions, whereas an ASIC is
used to execute a single activity (such as numerical signal processing, fingerprints
detection, etc). Today, thanks to the technological improvements, the boundaries
between these two device typologies have largely vanished, so many modern SoCs
integrate some functional blocks conceived for specific task execution. At the same
time, most ASICs contain CPUs and other general-purpose parts, so a modern ASIC
is also a SoC and viceversa.
The design flow of a digital ASIC consists of the following key points [101]:
1. Architectural and electrical specifications: represented by an algorithm de-
scribing what the system must do. At this level (“system level”), this attempts
to identify what are the functional blocks which will make up the device, what
they must to do, but there is no information on how they will do it. At this
level also information relating to delays, power consumption, cost and clock
frequency are known.
2. RTL coding in HDL: the RTL (Register Transfer Level) also called the archi-
tecture level, lies a step below the system layer. After defining the system
architecture, the designer will see in more detail how each module must carry
out its own operations. The RTL specific returns, for each block, the processing
performed on data and data transfers between the memory elements with the
accuracy of the clock cycle. Today the specifications at RTL level are written
using an Hardware Description Language (HDL).
3. Architecture Dynamic Simulation: it allows to evaluate the functionality of
the specifications described in HDL. In particular, through the use of an
appropriately designed testbench it will provide stimuli to the block to be
simulated, and it will show if the data obtained are congruent to those expected.
Dynamic simulation is performed with specific software, NCSim or ModelSim.

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Informazioni tesi

  Autore: Simone Bongiovanni
  Tipo: Tesi di Dottorato
Dottorato in Dottorato in ingegneria elettronica
Anno: 2015
Docente/Relatore: Alessandro Trifiletti
Correlatore: GiuseppeScotti
Istituito da: Università degli Studi di Roma La Sapienza
Dipartimento: Ingegneria elettronica
  Lingua: Inglese
  Num. pagine: 338

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Parole chiave

digital design
cryptography
leakage
power analysis attacks
side channel attacks
submicron technology
hardware security

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