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Metodologie di Polarizzazione del Substrato di Dispositivi CMOS per la Riduzione del Ritardo e della Potenza Dissipata

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Anteprima della tesi: Metodologie di Polarizzazione del Substrato di Dispositivi CMOS per la Riduzione del Ritardo e della Potenza Dissipata, Pagina 3
Corso di Laurea Specialistica in Ingegneria Elettronica   A.A. 2005/2006 
Tesi di Laurea Specialistica (sintesi) 3
fanno parte dei Berkeley Predictive Technology Models. Dai 
risultati ottenuti con le simulazioni, effettuate in ambiente 
HSPICE, è stato possibile fare un confronto tra il 
comportamento dei circuiti in condizioni standard di 
polarizzazione del substrato (Zero Body Bias – ZBB) e quelli 
con il RBB ed il FBB, in termini di potenza statica dissipata, 
velocità ed energia dissipata durante le commutazioni dei 
segnali, a 27°C ed a 100°C e per tre diverse tensioni di 
alimentazione (V
DD
=1V, 0.8V, 0.6V). Per il FBB è stata 
utilizzata V
B
=0.4V e per il RBB  V
B
=-0.6V.  
Per l’inverter è stato osservato un incremento della 
potenza statica nel passare da ZBB a FBB che cresce 
all’aumentare della temperatura ed al diminuire di V
DD
 ed è 
maggiore della riduzione di potenza statica che si ha nel 
passaggio da ZBB ad RBB (che comunque aumenta pure al 
diminuire di V
DD
). Per il full adder e per il sommatore ad 8–bit 
l’aumento di potenza statica nel passaggio ZBB→FBB si 
riduce notevolmente rispetto all’inverter grazie al maggiore 
effetto stack che si ha nei circuiti dinamici, in questo caso tale 
incremento è simile alla riduzione di potenza che si ha nel 
passaggio ZBB→RBB. La riduzione del tempo di 
propagazione dell’inverter, nel passaggio ZBB→FBB, è 
simile a quella che si ha per il full adder per il ritardo del carry 
e del bit di somma (t
carry
 e t
SUM
) ed aumenta al diminuire di 
V
DD
. Per il sommatore la riduzione percentuale del t
carry
 è di 
poco superiore a quella del full adder. È stato osservato come, 
a parità di ritardi, il FBB permette di utilizzare una V
DD
 
inferiore a quella necessaria per ZBB, ad esempio, a 100°C 
per il sommatore ad 8–bit il ritardo misurato (t
carry
) che si ha 
con il FBB e V
DD
=0.8V è molto simile (è maggiore solo del 
4.2%) a quello che si ha con ZBB e V
DD
=1V.  
Un’ulteriore misura effettuata durante le commutazioni 
delle uscite è stata quella dell’energia dissipata 
dall’alimentazione al variare della polarizzazione del substrato 
ed al variare dell’alimentazione (è stato osservato che 
l’energia dissipata nelle commutazioni dai riferimenti di 
tensione per i substrati di NMOS e PMOS è trascurabile 
rispetto a quella dissipata dall’alimentazione).  
0.6 0.8 1.0
-30
-15
0
15
30
 
 
E
D
P
 
v
a
r
i
a
t
i
o
n
 
%
 
f
r
o
m
 
Z
B
B
 
t
o
 
F
B
B
V
DD
 - [V]
 EDP variation @ 27°C
 EDP variation @ 100°C
         8-bit Domino Adder
 
Figura 5 – Variazione % dell’EDP per il sommatore ad 8–bit Domino  
nel passaggio da ZBB a FBB 
 
L’energia dissipata nelle transizioni è sempre maggiore per il 
FBB rispetto allo ZBB a causa della maggiore corrente in 
FBB. Per effettuare un confronto tra FBB e ZBB che tenga 
conto sia dell’energia dissipata che dei ritardi durante le 
commutazioni, è stato considerato l’Energy Delay Product 
(EDP), il prodotto tra l’energia dissipata nelle transizioni ed il 
tempo di propagazione. Per l’inverter l’EDP in FBB migliora 
rispetto a quello in ZBB solo per V
DD
=0.6V sia a 27°C che a 
100°C. Per il full adder e per il sommatore, invece, l’EDP 
migliora sempre con il FBB e si riduce sempre di più al 
diminuire di V
DD
, a 27°C, mentre a 100°C la situazione è 
simile a quella osservata per l’inverter, il FBB migliora l’EDP 
rispetto a ZBB solo per V
DD
=0.6V (fig. 5). 
IV. CONCLUSIONI 
In questo lavoro di Tesi è stata studiata la polarizzazione 
variabile del substrato dei dispositivi MOSFET per 
conoscerne vantaggi e limiti di applicabilità nei circuiti 
CMOS. L’analisi degli effetti della polarizzazione variabile 
del substrato (VBB) è stata effettuata inizialmente sui singoli 
dispositivi e successivamente su circuiti digitali combinatori 
di diversa complessità. Dalle misure fatte sui singoli 
MOSFET, con due diverse lunghezze di canale, è stato 
possibile quantificare lo shift della tensione di soglia che si ha 
con il VBB e l’aumento della corrente di drain in saturazione 
dei dispositivi relativo alla polarizzazione diretta del substrato 
(FBB). Il VBB non influenza solo il leakage sottosoglia, 
attraverso la modulazione della tensione di soglia, ma anche 
quello delle giunzioni di source e drain (polarizzate 
direttamente con il FBB e inversamente con il RBB). 
Dall’analisi delle correnti di perdita dei dispositivi in esame, 
anche a temperature diverse da quella ambiente, è stato 
possibile individuare un range di tensioni di polarizzazione 
utilizzabili per forward e reverse body bias, in grado di 
sfruttare i vantaggi della polarizzazione variabile del substrato 
senza peggiorare eccessivamente i leakage dei dispositivi. 
Inoltre è stato osservato che con il FBB si riduce il campo 
elettrico longitudinale (e quindi l’energia degli hot carriers) 
nel canale di inversione dei transistor. 
Dalle simulazioni effettuate su circuiti digitali è stato 
dimostrato che i vantaggi offerti dal VBB migliorano al 
diminuire della tensione di alimentazione, è stato osservato 
che il miglioramento delle performance che si ha con il FBB, 
rispetto alle condizioni standard, è ottenuto al costo di un 
incremento della potenza statica dissipata, tale incremento, 
però, si riduce all’aumentare della complessità delle porte 
logiche (a causa dell’effetto stack), mentre la riduzione 
percentuale della potenza statica dissipata che si ha con il 
RBB è simile per tutti i circuiti esaminati. 
Infine, per quanto riguarda la scalabilità delle 
metodologie di polarizzazione del substrato esaminate, il FBB 
è sicuramente un ottimo candidato per estendere il limite dello 
scaling della tecnologia CMOS in quanto permette di ridurre 
gli effetti di canale corto e migliora l’hot carrier reliability. 
Inoltre è stato osservato come il FBB, rispetto alla 
polarizzazione standard del substrato dei dispositivi, a parità 
di performance, permette di ridurre la tensione di 
alimentazione e quindi la potenza di switching dissipata 
(∝V
DD
2
) che rappresenta ancora una frazione notevole della 
potenza totale dissipata nei microprocessori attuali. 

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Metodologie di Polarizzazione del Substrato di Dispositivi CMOS per la Riduzione del Ritardo e della Potenza Dissipata

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Informazioni tesi

  Autore: Luca Magnelli
  Tipo: Laurea liv.II (specialistica)
  Anno: 2005-06
  Università: Università degli Studi della Calabria
  Facoltà: Ingegneria
  Corso: Ingegneria elettronica
  Relatore: Felice Crupi
  Lingua: Italiano
  Num. pagine: 215

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