Progetto di un sintetizzatore a PLL per frequenze 25, 50, 75 Mhz in tecnologia CMOS 0.8 micron

Cap - I R.Calabró & M.Raviolo 
 
Università degli studi di Genova DIBE 
Centro Progettazione Sistemi Integrati 
I - 17
u
d
(t) = U
10
 U
20
 [
 Σ
2
sin ( e −)…] 
dove e − = 
1
 −-
2
 − è l’errore di fase. Il primo termine di questa serie di 
componenti rappresenta la componente dc ricercata, perciò gli altri 
termini saranno eliminati attraverso il loop filter. 
Ponendo 2U
10
 U
20
/ Σ = k
d
 e eliminando i termini di alta frequenza si 
ottiene: 
u
d
(t)  # k
d
 sin ( e −) 
dove il termine k
d
 è chiamato detector gain. 
Quando l’errore di fase è piccolo, la funzione può essere 
approssimata con il suo argomento, e con tale supposizione si 
ottiene: 
u
d
(t)  # k
d
 e − 
questa equazione rappresenta il modello linearizzato del phase dector 
(PD). 
Le dimensioni di k
d
 sono rad/V, tale termine è proporzionale ad 
entrambe le ampiezze U
10 
e U
20
. 
Quindi per concludere l’analisi lineare del moltiplicatore a quattro 
quadranti si può affermare che tale blocco è di ordine zero avente un 
guadagno k
d
. 
Passando adesso al VCO ricordiamo che la sua frequenza angolare è 
esprimibile come: 
2
 Ζ(t) = 
0
 Ζ+
2
 Ζ ∋  = 
0
 Ζ+k
0 
u
f
(t) 
Dove k
0 
è 
 
chiamato vco gain ed ha dimensioni rad S
-1
 V
-1.
 
Nel modello del VCO si avrà in uscita la fase 
2
 − e non la frequenza 
2
 Ζ, ricordando la relazione che lega la fase con la frequenza, cioè