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Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati

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Anteprima della tesi: Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati, Pagina 4
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La riga (1) indica che, dopo la transizione del clock, i flip-flop della unità di controllo e della unità 
dati sono i primi ad assestarsi ed a presentare un'uscita valida. 
La riga (2) indica quando diventano valide le uscite della logica combinatoria che forniscono i se-
gnali di controllo all'unità dati. 
La riga (3) indica quando diventano valide le uscite combinatorie dall'unità dati, che sono le condi-
zioni da inviare all'unità di controllo. 
La riga (4) indica quando sono definitivamente pronti i segnali che determinano l'evoluzione verso 
lo stato prossimo dell'unità di controllo. Questi segnali determinano il momento in cui può iniziare 
l'intervallo di tempo di hold, nel quale gli ingressi dei flip-flop devono rimanere stabili affinché i 
flip-flop possano effettuare correttamente la transizione di stato su comando del clock. 
Dopo la transizione positiva del clock ricomincia un altro periodo di clock. Pertanto la somma 
dell'intervallo di tempo, necessario per il completo assestamento della logica combinatoria che 
comanda i flip-flop della unità di controllo, con l'intervallo di tempo di hold dei flip-flop determina 
la durata minima del periodo del clock, quindi la frequenza massima di funzionamento della mac-
china. 
Da quanto visto si comprende come gli eventuali segnali esterni debbano essere sincronizzati col 
clock prima di poter entrare nelle funzioni logiche della macchina. 
Analogamente risulta ovvio che il clock deve essere distribuito all'interno della macchina in modo 
bilanciato(es. ad albero H) al fine di garantire l'isocronicità. Eventuali ritardi di propagazione del 
clock costringono per lo meno ad abbassare la frequenza operativa della macchina. 
 
 
2.3 Vantaggi e svantaggi della logica sincrona 
 
Il principale vantaggio della logica sincrona è la sua semplicità; ogni operazione nel circuito deve 
essere completata entro un intervallo di tempo tra due impulsi di clock, chiamato ciclo di clock. Fi-
no a quando questa condizione è soddisfatta (senza violare i tempi di set-up ed hold ma questo lo 
approfondiremo nel par. 3.3), il circuito dovrebbe essere affidabile. 
La logica sincrona ha anche due svantaggi principali: 
 
1. Il segnale di clock deve essere distribuito a tutti i flip-flop nel circuito; questo implica il con-
sumo di una quantità relativamente grande di potenza e generazione di calore; e i consumi 
aumentano all’aumentare della frequenza. Anche i flip-flop che non stanno facendo nulla 
consumano energia e dissipano calore nel chip; 
 
2. La massima frequenza di funzionamento è generalmente determinata dal percorso di  logi-
ca più lento del circuito, anche noto come il percorso critico (critical path). Questo significa 
che ogni calcolo logico, dal più semplice al più complesso, deve essere completato in un so-
lo ciclo di clock. Un modo per aggirare questa limitazione è quella di dividere operazioni 
complesse in più semplici operazioni, una tecnica nota come 'pipelining'. Questa tecnica è 
di primo piano nella progettazione di microprocessori, e aiuta a migliorare le prestazioni 
dei processori moderni; infatti, frazionando un’ intera operazione in tante più semplici, si 
ottiene una minimizzazione del critical path e quindi la possibilità di aumentare la frequen-
za di lavoro.

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Informazioni tesi

  Autore: Candido Roberto Caputo
  Tipo: Laurea I ciclo (triennale)
  Anno: 2010-11
  Università: Università degli Studi della Calabria
  Facoltà: Ingegneria
  Corso: Ingegneria dell'informazione
  Relatore: Marco Lanuzza
  Lingua: Italiano
  Num. pagine: 89

FAQ

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sistema sincrono
metastabilità
flip flop
input stage
decision stage
variable lenght shift register
multi aggancio
multi stage synchronizer
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xapp225
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