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Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati

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Anteprima della tesi: Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati, Pagina 5
23 
 
2.4 Metodologia di progettazione sincrona 
 
In un sistema digitale sincrono tutti i flip-flop sono comandati dallo stesso segnale di clock e quindi 
tutti commutano in sincronia. (Gli eventuali ingressi asincroni dei flip-flop  sono al più usati esclu-
sivamente all'inizializzazione del sistema). Quando vengono interconnessi due sistemi digitali di-
stinti o sottosistemi che usano clock diversi, è necessario identificare un numero ristretto di segna-
li asincroni essenziali che richiedono un trattamento speciale, come vedremo nel seguito. 
Oltre a progettare il comportamento funzionale di ciascuna macchina a stati, il progettista di un 
sistema sincrono reale deve svolgere tre ben definiti compiti per assicurare che il sistema operi in 
modo sicuro: 
 
1. Identificare gli ingressi asincroni essenziali, sincronizzarli col clock ed assicurarsi che i sin-
cronizzatori operino in modo sicuro. 
 
2. Strutturare un sistema digitale in diversi sottoblocchi gerarchici sincroni col clock e tra lo-
ro(stesso clock).. può essere necessario suddividere il circuito in diverse macchine sincro-
ne, ma asincrone fra loro (usano clock diversi); è buona norma utilizzare dei flip-flop alla 
fine di ogni sottoblocco, per sincronizzare i segnali intermedi tra 2 sottoblocchi del sistema 
sincrono, con lo scopo di minimizzare i logic paths e quindi il critical  path. 
Questa tecnica detta pipelining è particolarmente indicata anche nella progettazione dei 
PLD (es. FPGA), in quanto semplifica il lavoro di ottimizzazione che andrà ad eseguire il 
compilatore del software (place & route), e cioè la scelta della struttura reale (tipo di celle, 
loro disposizione geometrica e interconnessioni), allo scopo di massimizzare i margini 
temporali su setup e hold time, per migliorare stabilità e prestazioni. 
 
3. Assicurarsi che i flip-flop abbiano margini positivi di tempo di set-up e tempo di hold. 
 
4. Determinare e/o minimizzare i ritardi di propagazione del clock nel sistema (fenomeno no-
to come clock-skew) con l’uso di buffer globali e linee bilanciate. 
 
 
2.5 Tecnica del pipelining 
 
E’ una tecnica finalizzata a migliorare le prestazioni di un processore, basata sulla sovrapposizione 
dell’esecuzione di più processi appartenenti ad un flusso di esecuzione sequenziale (analogia con 
la catena di montaggio). 
L’idea alla base di un processore con pipelining è di suddividere il lavoro svolto per eseguire un 
processo, in tanti passi (stadi o stazioni della pipeline) che richiedono una frazione P
k
 del tempo P 
necessario all’esecuzione dell’intero processo. Gli stadi sono connessi in maniera seriale per for-
mare la pipeline, e il flusso dei processi segue un verso sequenziale.
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Informazioni tesi

  Autore: Candido Roberto Caputo
  Tipo: Laurea I ciclo (triennale)
  Anno: 2010-11
  Università: Università degli Studi della Calabria
  Facoltà: Ingegneria
  Corso: Ingegneria dell'informazione
  Relatore: Marco Lanuzza
  Lingua: Italiano
  Num. pagine: 89

FAQ

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Parole chiave

comunicazione
dati
sincronizzazione
sincrona
dispositivi digitali
sistema sincrono
metastabilità
flip flop
input stage
decision stage
variable lenght shift register
multi aggancio
multi stage synchronizer
dual stage synchronizer
metastability
tempo medio tra due eventi di guasto
mean time between failure
xapp225
trasmissione sincrona

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