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Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati

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Anteprima della tesi: Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati, Pagina 7
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neamente in esecuzione (il throughput o numero di processi eseguiti nell’unità di tempo), con la 
possibilità di lavorare su k jobs in parallelo (multi-tasking), ciò che non avviene nella soluzione 
sequenziale, dove di fatto esiste un unico processo e un’unica stazione. 
E’ quindi chiaro che aumentare il numero k di stazioni vuol dire poter diminuire il periodo di ciclo 
del sistema. Con pipeline la condizione diventa T
CICLO 
≥ 0,5 ore. 
Due parametri rimangono costanti, e sono il tempo di permanenza dell’j-esimo job nel sistema 
jk
 =2 ore, così come il tempo effettivo lavorato della catena di montaggio 
jk
 =8 ore. 
Un parametro però è stato migliorato, ed è il tempo di completamento di tutto il lavoro (il  make-
span)  che è diminuito da 8 a 3,5 ore, cioè di (k-1)*(P-P
k
). 
A regime (cioè quando la catena inizia a restituire prodotti finiti) i tempi di inoperosità sono stati 
quindi eliminati, infatti il job j+1 per essere processato non deve attendere il completamento del 
job j (le 2 ore), ma solo l’avanzamento alla stazione successiva (cioè mezzora).  
 
ANALOGIA CON UN SISTEMA ELETTRONICO DIGITALE SINCRONO: 
 
 T
CICLO
 = T
CLK
; 
 
 i
JOB
 
 
= n
BITS
; 
 
 k
STAZIONI 
(lavaggio, sciugatura ecc..) = k
STAGE
 (decodifica, controllo, ecc..)
 
 
 max{P
k
} = ritardo dello stadio più lento (critical path);
 
 
Abbiamo quindi dimostrato che aumentando gli stage mettendo dei flip-flop D tra le fasi di decodi-
fica, controllo ecc.. si potrebbe diminuire il critical path e lavorare con un T
CLK
 inferiore; diminuire il 
“makespan” vuol dire trasferire in uscita al sistema un maggior numero di bit nell’unità di tempo, 
quindi aumenta la velocità del sistema (es. bitrate), nel nostro caso da 4bit/8ore a 4bit/3,5ore.  
 
 
 
2.6 Sincronizzazione di segnali esterni  
 
Un flip-flop D connesso come in Fig. 2.5a consente di sincronizzare il segnale esterno I sul clock se 
la durata di I è maggiore del periodo del clock.

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Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati

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Informazioni tesi

  Autore: Candido Roberto Caputo
  Tipo: Laurea I ciclo (triennale)
  Anno: 2010-11
  Università: Università degli Studi della Calabria
  Facoltà: Ingegneria
  Corso: Ingegneria dell'informazione
  Relatore: Marco Lanuzza
  Lingua: Italiano
  Num. pagine: 89

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Parole chiave

comunicazione
dati
sincronizzazione
sincrona
dispositivi digitali
sistema sincrono
metastabilità
flip flop
input stage
decision stage
variable lenght shift register
multi aggancio
multi stage synchronizer
dual stage synchronizer
metastability
tempo medio tra due eventi di guasto
mean time between failure
xapp225
trasmissione sincrona

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